МІНОСВІТИ УКРАЇНИ ДЕРЖАВНИЙ УНІВЕРСИТЕТ "ЛЬВІВСЬКА ПОЛІТЕХНІКА" Комп'ютерний факультет КАФЕДРА ЕЛЕКТРОННИХ ОБЧИСЛЮВАЛЬНИХ МАШИН КУРСОВА РОБОТА НА ТЕМУ ПРОЕКТУВАННЯ ПРОТОТИПУ СКАЛЯРНОГО RISC-КОМП'ЮТЕРА Курс – “Архітектура обчислювальних машин і систем” Методичні вказівки і завдання на проектування Версія 2.2 від 25 вересня 1998 року Львів - 1998ЗМІСТ toc \o "1-3" 1. ВСТУП pageref _Toc456356039 \h 2 2. ІНФОРМАЦІЙНИЙ ТРАКТ pageref _Toc456356040 \h 3 2.1. Структура прототипу скалярного RISC-комп'ютера pageref _Toc456356041 \h 3 2.2. Формати інструкцій DLX машини pageref _Toc456356042 \h 8 2.3. Цикл вибирання інструкції (Instruction Fetch cycle - IF) pageref _Toc456356043 \h 9 2.4. Цикл декодування інструкції/вибирання операндів з регістрового файла pageref _Toc456356044 \h 10 (Instruction decode/register fetch cycle - ID) pageref _Toc456356045 \h 10 2.5. Цикл виконання / визначення ефективної адреси pageref _Toc456356046 \h 10 (Execution / effective address cycle - EХ) pageref _Toc456356047 \h 10 2.6. Цикл звернення до пам'яті / завершення умовного переходу pageref _Toc456356048 \h 12 (memory access/branch completion cycle - MEM) pageref _Toc456356049 \h 12 2.7. Цикл зворотнього запису (write-back cycle - WB) pageref _Toc456356050 \h 12 2.8. Система машинних інструкцій pageref _Toc456356051 \h 13 Conditional branches and jumps; PC-relative or through register pageref _Toc456356052 \h 15 3. КЕШ pageref _Toc456356053 \h 17 3.1. Загальні положення pageref _Toc456356054 \h 17 3.2. Характеристики і робота кеша pageref _Toc456356055 \h 18 4. ПАМ’ЯТЬ pageref _Toc456356056 \h 20 5. КЕРУВАННЯ pageref _Toc456356057 \h 21 6. ГЕНЕРАЛЬНА СТРУКТУРА pageref _Toc456356058 \h 23 7. ВИХІДНІ ДАНІ НА ПРОЕКТУВАННЯ pageref _Toc456356059 \h 24 8. ВИМОГИ ЩОДО ОФОРМЛЕННЯ ПОЯСНЮВАЛЬНОЇ ЗАПИСКИ ТА КРЕСЛЕННЯ pageref _Toc456356060 \h 25 9. ЛІТЕРАТУРА pageref _Toc456356061 \h 25  1. ВСТУП Мета курсового проектування полягає в опануванні студентом знань про принципи дії та архітектуру прототипних варіантів сучасних RISC-комп'ютерів (Reduced Instruction Set Computing), систем, розташованих на межі старих CISC (Complex Instruction Set Computing) та нових архітектур. Сутність RISC підходу полягає у перерозподілі складності в парі апаратура – системні програми в спосіб спрощення системи інструкцій процесора, збільшення тактової частоти, уведення конвейєрного принципу виконання інструкцій послідовного програмного потоку з одночасним підвищення складності компілятора,. За рахунок перерозподілу та перекладання додаткової частки часових витрат на етап підготування програми (compile time) скорочують часові витрати на виконання машинного коду (run-time). Цього досягають навіть за умови збільшення кількості спрощених машинних інструкцій в програмі. Проте RISC напрямок вдосконалення комп’ютерних засобів не є безперечним. Зараз він спровокував досить суперечливий напрямок безмежного нарощування складності і апаратури, і системних програм новітніх конвейєрних суперскалярних RISC машин. Наприклад, остання розробка процесора Merced фірми INTEL (ІНТтегрована ЕЛектроніка) свідчить про відмову цієї фірми та її компаньона фірми Hewlett-Packard (промовляти як Х'юлетт-Паккард) від RISC-підходу на користь "не-ріскової" тригер-транспортної архітектури з прямим паралельним, а не лише конвейєрним опрацюванням інструкцій. Але тригер-транспортна архітектура поки що лишається поза межами курсового проектування. Розглянемо ілюстративний приклад програмування RISC машини, а саме, запрограмуємо С-оператор А = B + С. Фрагмент асемблерної програми має вид: LW R1, B LW R2, C ADD R3, R1, R2 SW A, R3 У фрагменті через A, B, C позначено адреси комірок пам/яті даних, де зберігають відповідно збіжні за назвою операнди і результат. LW є інструкцією завантаження операнду з комірки пам’яті до регістра, інструкція SW виконує зворотню дію, ADD є інструкцією додав...