МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ “ЛЬВІВСЬКА ПОЛІТЕХНІКА” Кафедра ЕОМ / Курсова робота з дисципліни «Дослідження і проектування комп'ютерних систем та мереж» на тему: Проектування 8- бітного RISC-процессора на VHDL Львів 2017 АНОТАЦІЯ В курсовій роботі представлений процес проектування найпростішого 8- бітного RISC-процесора. Розробка проводилася за допомогою мови опису апаратури VHDL. Лістинг програми на мові VHDL наводиться в додатку 1. В якості засобів проектування використовувалася система автоматизованого проектування Webpack ISE фірми Xilinx. Розробка включала в себе етапи створення проекту на рівні регістрових передач, симуляції, синтезу і завантаження в кристал. Звіт про результат синтезу наводиться в додатку 2. В якості програмованого пристрою використовувалося xc3s200 сімейства Spartan 3. Його короткий опис наводиться в додатку 3. Для перевірки роботи RISC-процесора використовувалися команди для обчислення найбільшого спільного дільника двох чисел, які знаходяться в модулі пам'яті.  ЗМІСТ ВСТУП .....................……………………………………....................………………………...4 РОЗДІЛ 1. Розробка RISC процесора на рівні регістрових передач .................5 1.1. Огляд архітектури процесорів ........................................................................6 1.2. Мови опису апаратури .....................................................................................6 1.3. VHDL – мова опису апаратури ......................................................................8 1.4. Рівні представлення мікросхем ......................................................................9 1.5. Архітектура проектованого RISC-процесора .............................................10 1.5.1. Архітектура автомата RISC .......................................................................10 1.5.2. Процесор ......................................................................................................11 1.5.3. АЛП ..............................................................................................................11 1.5.4. Система команд ..........................................................................................12 1.5.5. Контролер ....................................................................................................14 1.5.6. Розробка контролера ..................................................................................15 1.6. Написання VHDL-описів RISC-процесора .................................................22 РОЗДІЛ 2. ПРОЕКТУВАННЯ RISC-ПРОЦЕСОРА В САПР WEBPACK ISE ...............23 2.1. Опис середовища розробки ..........................................................................23 2.2. Етапи проектування цифрових пристроїв на базі ПЛІС Xilinx ................24 2.3. Створення проекту ........................................................................................25 2.3.1. Структура проекту ......................................................................................25 2.3.2. Навігатор проекту .......................................................................................25 2.3.3. Створення нового проекту ........................................................................27 2.3.4. Методи опису проектованого пристрою ..................................................29 2.3.5. Створення нового модуля опису ...............................................................29 2.4. Симуляція .......................................................................................................31 2.4.1. Тестовий модуль проекту ..........................................................................31 2.4.2. Створення тестового модуля .....................................................................31 2.4.3. Симуляція проекту .....................................................................................34 2.5. Синтез ..................................................................................................