Лабораторна робота №7 ТЕМА: Контролер прямого доступу до пам’яті. МЕТА: Опанування основ роботи і програмуванням контролера прямого доступу до пам’яті в комп’ютері ІВМ РС. Теоретичні відомості Контролер прямого доступу до пам'яті (ПДП, DMA - Direct Memory Access) забезпечує високошвидкісний обмін даними між пристроями введення-виведення й ОЗП без використання центрального процесора, що дозволяє звільнити процесор для виконання обчислень паралельно з обміном і незалежно від нього. Найбільше часто можливості ПДП використовуються при роботі з дисковими накопичувачами, однак реалізоване використання ПДП адаптерами накопичувачів на магнітній стрічці і поруч інших пристроїв. Відчутні переваги дає використання ПДП у процесі обміну з пристроями, що приймають чи передають дані досить великими порціями з високою швидкістю. У IBM PC-подібних комп'ютерах функції контролера ПДП виконує мікросхема 8237А фірми INTEL (радянський аналог КР580ВТ57) чи її аналоги 8237А-4 і 8237А-5, що працюють з тактовою частотою 4 і 5 Мгц відповідно (стандартна мікросхема 8237А працює на частоті 3 Мгц). Контролер має 4 незалежних канали, кожний з який може обслуговувати один периферійний пристрій. Для здійснення ПДП контролер повинен виконати наступні операції: прийняти запит (DRQ) від пристрою введення/виведення; видати HRQ у процесор на захоплення шини (HOLD); прийняти сигнал HLDA, який дозволяє захоплення шини; сформувати сигнал (DACK), який повідомляє пристрій про початок обміну даними. Призначення каналів ПДП для IBM AT. Номер каналу Призначення  0, 5, 6, 7 Зарезервовано  1 Керування синхронною передачею даних (SLDC)  2 Обмін з контролером гнучких дисків  3 Обмін з контролером жорстких дисків  4 Для каскадного з’єднання з 1-м контролером ПДП   Принцип роботи контролера ПДП У роботі ПДП розрізняються 2 головних цикли: цикл чекання (Idle cycle) і активний цикл (Active cycle). Кожен цикл підрозділяється на ряд станів, що займають за часом один період часів (тик). З циклу чекання контролер може бути переведений у стан програмування (Program Condition) шляхом подачі на вхід RESET сигналу високого рівня, тривалістю не менше 300 нс і наступної за ним подачі сигналу низького рівня (рівня 0) на вивід CS (Chip Select). У стані програмування контролер буде знаходиться доти, поки на виводі CS збережеться сигнал низького рівня. У процесі програмування контролеру задаються: - початкова адреса пам'яті для обміну; - зменшене на одиницю число переданих байтів; - напрямок обміну, а також установлюються необхідні режими роботи ( дозволити чи заборонити циклічну зміну пріоритетів, авто-ініціалізацію, задати напрямок зміни адреси при обміні і т.д.). Завантаження 16-розрядних регістрів контролера здійснюється через 8-розрядні порти введення-виведення. Перед завантаженням першого (молодшого) байта повинен бути скинутий (очищений) тригер-засувка (тригер перший/останній, First/Last flip-flop), що змінює свій стан після виведення в порт першого байта й у такий спосіб дає можливість наступною командою виведення в той же порт завантажити старший байт відповідного регістра. Запрограмований канал повинен бути демаскований (біт маски каналу встановлюється при цьому в 0), після чого він може приймати сигнали "Запит на ПДП", що генеруються тим зовнішнім пристроєм, що обслуговується через цей канал. Сигнал "Запит на ПДП" може бути також ініційований установкою в 1 біта запиту даного каналу в регістрі запитів контролера. Після появи сигналу запиту контролер входить в активний цикл, у якому виконується обмін даними. Обмін може здійснюється в одному з чотирьох режимів: 1. Режим одиночної передачі (Signle Transfer Mode). Після кожного циклу передачі контролер звільняє шину процесору, але відразу ж починає перевірку сигналів запиту і, як тільки виявляє активний сигнал запиту, ініціює наступний цикл передачі. 2. Режим блокової передачі (Block Transfer Mode). У цьому режимі наявність сигналу запиту потрібно тільки до моменту видачі контролером сигналу "Підтверджен...