МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ «ЛЬВІВСЬКА ПОЛІТЕХНІКА» ІКТА Кафедра БІТ / З В І Т до лабораторної роботи №1 з курсу «Комп’ютерні методи аналізу та проектуванняелектронних засобів» на тему: «Ознайомлення з середовищем проектування Aldec Active-HDL, моделювання та синтез простої схеми» Варіант схеми №1 Львів 2020 Мета роботи – вивчення підходу до створення комп’ютерних пристроїв в програмованих логічних інтегральних схемах з використанням технології проектування програмних моделей комп’ютерних пристроїв, ознайомлення з середовищем проектування програмних моделей комп’ютерних пристроїв Aldec Active-HDL і набуття навиків моделювання і функціональної симуляції простих електронних схем мовою VHDL у цьому середовищі. Завдання Ознайомитись з підходом до створення комп’ютерних пристроїв в програмовних логічних інтегральних схемах з використанням технології проектування програмних моделей комп’ютерних пристроїв. Ознайомитись з основами проектування на мові VHDL і моделювання цифрових комп’ютерних пристроїв та їх елементів в САПР Active-HDL. Вибрати варіант завдання згідно списку в журналі викладача. Розробити і відкомпілювати в середовищі проектування Aldec Active-HDL програмну модель на мові VHDL заданої варіантом цифрової схеми. Виконати функціональну симуляцію програмної моделі цифрової схеми і навести отримані часові діаграми. Здійснити тестування програмної моделі цифрової схеми з використанням макрокоманд. / Рис. 1. Цифрова схема Лістинг програми мовою VHDL library IEEE; use IEEE.STD_LOGIC_1164.all; entity lab1 is port( a : in STD_LOGIC; b : in STD_LOGIC; p : in STD_LOGIC; reset : in STD_LOGIC; clk : in STD_LOGIC; DC_out : out STD_LOGIC_vector(7 downto 0) ); end lab1; architecture lab1 of lab1 is signal a_AND1_b, a_AND_b, a_AND_p, b_AND_p, XOR1, XOR2, OR1, OR2, AND1, SM_DC,P_DC,Q:Std_logic; signal vec:std_logic_vector(2 downto 0); begin SM_DC<=a xor b xor p; P_DC<=(a and b)or (a and p)or (b and p); a_AND1_b<=a and b; a_AND_b<=a and b; a_AND_p<=a and p; b_AND_p<=b and p; XOR1<=p xor a_AND1_b; XOR2<=a_AND_b xor a_AND_p xor b_AND_p; OR1<=SM_DC or XOR1; OR2<=P_DC or XOR2; AND1<=OR1 and OR2; process(AND1,clk,reset) begin if (reset = '0' and clk'event and clk = '1') then Q <= AND1; end if; end process; vec(2) <= SM_DC; vec(1) <= P_DC; vec(0) <= Q; DC_out<="00000001" when vec = "000" else "00000010" when vec = "001" else "00000100" when vec = "010" else "00001000" when vec = "011" else "00010000" when vec = "100" else "00100000" when vec = "101" else "01000000" when vec = "110" else "10000000" when vec = "111"; end lab1; / Рис. 2. Параметри вхідних сигналів / Рис. 3. Керування процесом симуляції із використанням макрокоманд / / Рис. 4. Результати функціональної симуляції Висновок: вивчив підходи до створення комп’ютерних пристроїв в програмованих логічних інтегральних схемах з використанням технології проектування програмних моделей комп’ютерних пристроїв, ознайомився з середовищем проектування програмних моделей комп’ютерних пристроїв Aldec Active-HDL і набув навиків моделювання і функціональної симуляції простих електронних схем мовою VHDL у цьому середовищі.