Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Синтез спеціалізованого пристрою
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Кафедра електронних обчислювальних машин
Інформація про роботу
Рік:
2005
Тип роботи:
Розрахункова робота
Предмет:
Мови опису апаратних засобів
Група:
КІ-44
Частина тексту файла (без зображень, графіків і формул):
МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ
НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ “ЛЬВІВСЬКА ПОЛІТЕХНІКА”
КАФЕДРА ЕЛЕКТРОННИХ ОБЧИСЛЮВАЛЬНИХ МАШИН
Розрахункова робота
з курсу “Мови опису апаратних засобів”
на тему: “Синтез спеціалізованого пристрою”
1. Анотація
В розрахунковій роботі проводиться функціональний опис спеціалізованого пристрою на мові проектування апаратних засобів – VHDL, а також здійснюється його тестування та верифікація з використанням тестових стендів VHDL.
В якості пояснень наводяться основні теоретичні аспекти VHDL моделювання та тестування. Технічне завдання дає опис пристрою у вигляді структурної схеми та аналітичних формул. Виходячи з цього спочатку розробляється реалізація арифметичного вузла (АЛП) на логічному рівні. Після чого, здійснюється, власне, сам опис пристрою на VHDL.
Для проведення ефективного тестування та верифікації розробленої моделі використовуються тестові стенди. Реалізуються тестові набори типових режимів роботи пристрою. Опис сигналів проілюстровано часовими діаграмами. Верифікація розробленого проекту виконується шляхом аналізу на відповідність реакцій схеми на вхідні сигнали стимуляторів, тим результатам, які були отримані аналітичним розрахунком.
Наступним етапом розрахункової роботи є проведення проектування завершеного пристрою на базі ПЛІС фірми Xilinx, за допомогою пакету WebPack ISE. Опис вхідного пристрою подається у вигляді VHDL-моделі. До нього також додається спеціальний тестовий опис(testbench) для симуляції пристрою.
Пояснювальна документація детально викладає порядок проведення процесу розробки, його основні етапи та результати отримані на кожному з них. Також приводяться базові відомості про пакет WebPack ISE та методика роботи з ним.
Перевірка на коректність функціонування як VHDL-моделі так і отриманого засобами САПР синтезованого пристрою здійснюється програмою ModelSimXE Starter, яка супроводжує пакет WebPack ISE. Даний програмний продукт дає можливість проілюструвати часові діаграми роботи пристрою.
На завершальному етапі проектування підбирається постійний запомятовуючий пристрій (PROM) для конфігурування мікросхеми на виконання закладених в неї функцій. В підсумку розробляється електрична принципова схема завершеного пристрою на базі ПЛІС фірми Xilinx.
2. Зміст
Теоретична частина 4
Завдання на роботу 7
Синтез VHDL-моделі спеціалізованого пристрою 14
Висновки 18
Література 17
Додаток 1. Електрична принципова схема СП 19
Додаток 2. Перелік елементів СП 20
3. Теоретична частина
3.1. Створення VHDL-моделі спеціалізованого пристрою
VHDL-код описує поведінку проектованої цифрової системи і являє собою звичайний текстовий файл. Виконання VHDL-опису проводиться за допомогою спеціальної програми - системи моделювання.
Система моделювання включає засоби, призначені для:
організації проекту - визначення директорії проекту, розташування в ній необхідних файлів з вихідними VHDL-кодами, необхідними пакетами та бібліотеками VHDL-описів;
компіляції - перетворення VHDL-кодів у внутрішнє представлення, яке і виконується (моделюється);
зборки (лінкування);
моделювання - виконання VHDL-кодів, представлених у внутрішній формі;
візуалізації вихідних описів та результатів моделювання в різних формах - текстовій або графічній (часові діаграми).
Для моделювання цифрової системи необхідно створення спеціального тестового опису (теста)—оболонки, основне призначення якої:
організувати подавання вхідних сигналів,
отримати реакцію тестованої системи,
порівняти, якщо потрібно, реакцію схеми з очікуваною.
Тестовий стенд - це середовище, в якому проект перевіряється за допомогою сигналів-стимуляторів з відображенням його реакцій.
Тестовий стенд складається з наступних елементів:
сокет для тестованого пристрою (UUT - unit under test),
генератор стимуляторів (підсистема, що застосовує стимулятори до UUT, генеруючи їх автономно, або читаючи із зовнішнього джерела),
засоби відображення реакцій UUT на стимулятори.
Ідея тестових стендів адаптована до проектів у формі VHDL-специфікації. При цьому тестовий стенд не є самостійною системою, а тільки VHDL-специфікацією, що симулюється VHDL-симулятором. Він складається з реалізації тестованого пристрою (UUT) і процесів, що підтримують стимулятори, які застосовуються до UUT. При цьому створюється гібридна специфікація, в якій використовуються як структурні, так і поведінкові оператори.
Стимулятори для UUT описуються всередині архітектури тестового стенду, або можуть бути прочитані із зовнішнього файлу. Реакції UUT, з іншого боку, можуть спостерігатись як засобами симулятора у вигляді повідомлень симуляції (наприклад, часові діаграми, що спостерігаються на екрані), так і у вигляді файла, створеного операторами текстового вводу-виводу VHDL.
Тестовий стенд має характерні елементи:
інтерфейс тестового стенду не має портів,
реалізація компонента UUT - відповідність між тестовим стендом і UUT задається за допомогою реалізації компонента і структурної специфікації,
стимулятори - це набір сигналів, що декларуються всередині архітектури тестового стенду і присвоюються портам UUT в його реалізації; стимулятори визначаються як часові діаграми в одному або більше поведінковому процесі.
3.2. Синтез VHDL-моделі спеціалізованого пристрою
Програмовані логічні інтегральні схеми (ПЛІС) дуже широко використовуються для створення цифрових систем різного призначення. Фірма Xilinx®, яка є провідним світовим виробником ПЛІС, надає розробникам широкий спектр кристалів з різною технологією виробництва, ступенем інтеграції, архітектурою, швидкодією, споживаною потужністю і напругою живлення, що випускаються в різних типах корпусів і в декількох варіантах виконання, включаючи промислове, військове і радіаційно-стійке.
Кристали, що випускаються фірмою Xilinx, повною мірою реалізують переваги ПЛІС у порівнянні з "жорсткою логікою":
висока швидкодія;
можливість перепрограмування безпосередньо в системі;
високий ступінь інтеграції, що дозволяє розмістити цифровий пристрій в одному кристалі і тим самим знизити час і витрати на трасування і виробництво друкованих плат;
скорочення часу циклу розробки і виробництва пристрою;
наявність могутніх інструментів САПР, що дозволяють усунути можливі помилки в процесі проектування пристрою;
порівняно низька вартість (у перерахуванні на один логічний вентиль);
можливість наступної реалізації проектів ПЛІС для серійного виробництва у виді замовлених НВІС, що дозволяє значно знизити їх собівартість.
3.3.Етапи проектування цифрових пристроїв на базі ПЛІС Xilinx
У процесі створення цифрових пристроїв на базі ПЛІС Xilinx можна виділити наступні етапи:
створення нового проекту (вибір сімейства і типу ПЛІС, а також засобів синтезу);
підготовка опису проектованого пристрою в схемотехнічній, алгоритмічній або текстовій формі;
синтез пристрою;
функціональне моделювання;
трасування проекту в кристал;
часове моделювання;
програмування ПЛІС (завантаження проекту в кристал).
Вихідна інформація про проектований пристрій може бути представлена у вигляді принципових схем, описів мовою HDL, діаграм станів і бібліотек користувача. У процесі синтезу на підставі вихідних модулів проекту формується список кіл, що далі використовується в якості вихідних даних засобами трасування. Функціональне моделювання пристрою виконується без врахування реальних значень затримок проходження сигналів і дозволяє проконтролювати відповідність вихідних сигналів алгоритмам роботи проектованого пристрою. На етапі трасування проекту в кристал виконується розподіл виконуваних функцій у конфігуровані логічні блоки CLB (Configurable Logic Block) або макрокомірки Macrocell, в залежності від використовуваного сімейства ПЛІС, і формування необхідних зв'язків у кристалі.
В процесі трасування проекту в кристал також визначаються реальні значення затримок поширення сигналів, що необхідні для повного (часового) моделювання пристрою. Основним результатом етапу трасування є формування файлу, в якому міститься інформація про конфігурацію ПЛІС, що реалізує проектований пристрій. Завершенням процесу розробки цифрового пристрою є завантаження конфігураційних даних в кристал за допомогою відповідних програм і завантажувального кабелю.
Етапи функціонального і часового моделювання не є обов'язковими. Однак зневажати цими етапами не рекомендується, тому що високоефективні засоби моделювання пакетів САПР Xilinx дозволяють знайти більшість можливих помилок і тим самим значно скоротити загальний час розробки пристрою. При виявленні помилок на кожному з етапів (наприклад, логічних помилок на етапі функціонального моделювання або при одержанні незадовільних результатів часового моделювання) варто повернутися на стадію розробки вихідних описів проекту, внести необхідні зміни і повторити наступні етапи.
4. Завдання на розрахункову роботу
В розрахунковій роботі проводиться
Проектування, симуляція та верифікація спеціалізованого пристрою.
Синтез, функціональне моделювання, трасування, та часова симуляція спеціалізованого пристрою для реалізації його в ПЛІС фірми Xilinx.
4.1. Створення VHDL-моделі спеціалізованого пристрою
Спеціалізований пристрій (СП) має наступний інтерфейс:
Призначення портів СП:
RST - вхід початкового скиду,
CLK - вхід тактової частоти,
CX - строб аргумента X,
CY - строб аргумента Y,
EZ - дозвіл видачі результата,
RDY - вихід готовності результату,
DIO(0..7) - двонапрямлена шина даних
Принцип дії проектованого СП повинен відповідати наступній функціональній схемі:
Алгоритм роботи СП:
Вхід CLK використовується для подавання тактової частоти, за якою здійснюється синхронізація роботи всіх внутрішніх блоків СП.
Вхід RST є асинхронним і при RST=1 відбувається початкова ініціалізація СП.
Вхід CX стробує подавання аргумента X по шині даних DIO(0..7) - при CX=0 за додатнім фронтом CLK відбувається запис вхідного аргументу в регістр RGX.
Вхід CY стробує подавання аргумента Y по шині даних DIO(0..7) - при CY=0 за додатнім фронтом CLK відбувається запис вхідного аргументу в регістр RGY.
Після запису нового аргументу в СП (в регістри RGX або RGY) ALU починає обчислення функції вихідного значення Z=F(X,Y).
По закінченні обчислення значення функції її результат записується в регістр RGZ.
На виході RDY формується сигнал готовності результату в регістрі RGZ. Після запису нового аргументу в СП, коли починається обчислення, сигнал RDY скидається в 0, а після його закінчення встановлюється в 1.
Вхід EZ використовується для керування видачею результату обчислення з регістру RGZ на шину даних DIO(0..7) - при EZ=0 видачу дозволено, при EZ=1 - заборонено, тобто виходи регістра RGZ знаходяться в третьому стані.
Вузол ALU обчислює функцію вигляду
де a, b, c, d, X, Y, Z - 8-розрядні двійкові числа із знаком, причому X і Y - вхідні аргументи, а коефіцієнти a, b, c і d визначаються за індивідуальним варіантом у відповідності з таблицею варіантів, операція mod - ділення за модулем.
Z = (1*X*Y – 5*X + 38*Y - 43)- такий вигляд має функція згідно варіанту завдання
4.2. VHDL - код спеціалізованого пристрою
----------------------------------------------------------------------------------------------
-- Title : Rozrahunkova_VHDL
-- Design : Rozrahunkova
-- Author : Bohdan Zhezlo
-- Company : House
----------------------------------------------------------------------------------------------
-- File : rozrax.vhd
-- Generated : Sun Dec 19 21:16:03 2005
-- From : interface description file
-- By : Itf2Vhdl ver. 1.20
----------------------------------------------------------------------------------------------
-- Description :
----------------------------------------------------------------------------------------------
--{{ Section below this comment is automatically maintained
-- and may be overwritten
--{entity {F} architecture {F}}
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity F is
port(
RST : in STD_LOGIC;
CLK : in STD_LOGIC;
CX : in STD_LOGIC;
CY : in STD_LOGIC;
EZ : in STD_LOGIC;
RDY : out STD_LOGIC;
DIO : inout STD_LOGIC_VECTOR(7 downto 0)
);
end F;
--}} End of automatically maintained section
architecture arch of F is
signal RGX : std_logic_vector (7 downto 0) := "00000000";
signal RGY : std_logic_vector (7 downto 0) := "00000000";
signal RGZ : std_logic_vector (7 downto 0) := "00000000";
signal EX : std_logic := '0';
signal EY : std_logic := '0';
signal EZ_out : std_logic := '0';
signal XSet : std_logic := '0';
signal Yset : std_logic := '0';
begin
ControlUnit: process (CLK, RST)
begin
if rising_edge(CLK) then
EX <= (not CX) and CLK and (not RST);
EY <= (not CY) and CLK and (not RST);
if (CX='0' or CY='0') and CLK='1' then
RDY <='0';
RDY <= not RST;
end if;
end if;
if RST='1' then RDY <= '0'; DIO <= "ZZZZZZZZ"; end if;
end process ControlUnit;
WriteToRGX: process (EX)
begin
if EX='1' then
RGX <= DIO;
XSet <= '1';
end if;
end process WriteToRGX;
WriteToRGY: process (EY)
begin
if EY='1' then
RGY <= DIO;
YSet <= '1';
end if;
end process WriteToRGY;
WriteToOutput: process (EZ)
begin
if (EZ = '0') and (EZ_out = '1') then
DIO <= RGZ;
else
DIO <= "ZZZZZZZZ";
end if;
end process WriteToOutput;
--STARTED CALCULATING PROCESS---
--*****************************--
ALU: process (XSet,YSet)
variable carry,sign: std_logic;
variable A,B,C,D,SS,S,tmp1,tmp2:std_logic_vector(7 downto 0);
variable k: integer;
begin
if XSet = '1' and YSet = '1' then
-- Multiplication A := X*Y
-- Calculate result sign
sign := RGX(7) xor RGY(7);
-------------------------
-- Change sign of X to +
-------------------------
if( RGX(7) = '1' ) then
C:= not RGX;
k:=0;
while ( C(k)='1' ) and ( k<7 ) loop
C(k):='0';
k:=k+1;
end loop;
if k<7 then C(k):='1'; end if;
else
C:=RGX;
end if;
-------------------------
-- Change sign of Y to +
-------------------------
if (RGY(7)='1') then
D:=not RGY;
k:=0;
while (D(k)='1') and (k<7) loop
D(k):='0';
k:=k+1;
end loop;
if k<7 then D(k):='1'; end if;
else
D:=RGY;
end if;
--------------------
-- do multiplication
--------------------
S:= "00000000";
SS := "00000000";
for j in 0 to 6 loop
if (D(j)='1') then
carry:='0';
for i in 0 to 6 loop
SS(i):=S(i) xor C(i) xor carry;
carry:=(S(i) and C(i)) or (S(i) and carry) or (C(i)
and carry);
S(i):=SS(i);
end loop;
end if;
for z in 6 downto 1 loop
C(z):=C(z-1);
end loop;
C(0):='0';
end loop;
A := S; -- save result
----------------------
-- B=b*X=-5*X=-(4*X+X)
----------------------
B := RGX(7) & RGX(4 downto 0) & "00"; -- 4*X
C := RGX; -- X
S:= "00000000";
carry:= '0';
for i in 0 to 7 loop
S(i):= C(i) xor B(i) xor carry;
carry:= (B(i) and carry) or (C(i) and carry) or(C(i) and B(i));
end loop;
--------------------------
-- Change sign 5*X -> -5*X
--------------------------
k:=0;
S:=not S;
while (S(k)='1')and(k<7) loop
S(k):='0';
k:=k+1;
end loop;
if k<7 then S(k):='1'; end if;
B:=S;
-----------------------------------------
-- Add A = a*X*Y + b*X = X*Y + (-5*X)
-----------------------------------------
for i in 0 to 7 loop
S(i):= A(i) xor B(i) xor carry;
carry:= (B(i) and carry) or (A(i) and carry) or(A(i) and B(i));
end loop;
A:=S;
---------------------
-- B=38*Y=32*Y+4*Y+2*Y
---------------------
tmp1:= RGY(7) & RGY(1 downto 0) & "00000"; -- Y * 32
C:= RGY(7) & RGY(4 downto 0) & "00"; -- Y * 4
B:=RGY(7) & RGY(5 downto 0) & "0" ; -- Y * 2
S:= "00000000";
carry:= '0';
-- Calculate temporary value tmp2=2*X+4*X
for i in 0 to 7 loop
S(i):= C(i) xor B(i) xor carry;
carry:= (B(i) and carry) or (C(i) and carry) or(C(i) and B(i));
end loop;
tmp2:=S; -- 6*X
-- Calculate result value B=32*X+2*X+4*X=38*X
for i in 0 to 7 loop --(32*X+6*X)=38*x
S(i):= tmp1(i) xor tmp2(i) xor carry;
carry:= (tmp2(i) and carry) or (tmp1(i) and carry) or(tmp1(i) and
tmp2(i));
end loop;
B:=S;
-------------------------------------------
-- Adding A = a*X*Y + b*Y + c*Y = A + 38*Y
-------------------------------------------
S:= "00000000";
carry:= '0';
for i in 0 to 7 loop
S(i):= A(i) xor B(i) xor carry;
carry:= (B(i) and carry) or (A(i) and carry) or(A(i) and B(i));
end loop;
A:=S;
------------------------------------------------
-- Adding A = a*X*Y + b*Y + c*Y + d = A + (-43)
------------------------------------------------
S := "00000000";
B := "11010101"; -- D=-43
carry:= '0';
for i in 0 to 7 loop
S(i):= A(i) xor B(i) xor carry;
carry:= (B(i) and carry) or (A(i) and carry) or(A(i) and B(i));
end loop;
A:=S;
RGZ <= A;
EZ_out <= '1';
end if;
end process ALU;
--ENDED CALCULATING PROCESS---
--*****************************--
4.3 VHDL - код тестового стенду
library IEEE;
use IEEE.std_logic_1164.all;
entity TestBench is
end entity TestBench;
architecture tb_arch of TestBench is
signal Data: std_logic_vector(7 downto 0);
signal Reset,EX,EY,Enable_Z,Ready:std_logic;
signal Clock: std_logic:='1';
begin
UUT: entity work.F
port map(
DIO => Data,
CLK => Clock,
CX => EX,
CY => EY,
EZ => Enable_Z,
RDY => Ready,
RST => Reset
);
GenerateStimulators: process
begin
-- Testing X=3 Y=2
Enable_Z <='1';
EX <= '1';
EY <= '1';
Reset <= '1'; wait for 30 ns; -- reset device
Reset <= '0'; -- cancel reset signal
Data <= "00000011";
EX <= '0'; wait for 100 ns; -- set X Value
EX <='1';
Data <= "00000010";
EY <= '0'; wait for 100 ns; -- set Y Value
EY <= '1';
Data <= "ZZZZZZZZ"; wait for 10 ns;
Enable_Z <= '0'; wait for 70 ns; -- read result
Enable_Z <= '1'; wait for 30 ns;
end process GenerateStimulators;
ClockRate: process
begin
Clock <= not Clock;
wait for 50 ns;
end process;
end architecture tb_arch;
4.4. Часові діаграми симуляції та верифікації проекту за допомогою тестового стенду
5. Синтез VHDL-моделі спеціалізованого пристрою
5.1. Вихідні дані до реалізації проекту в ПЛІС.
Для реалізації проекту в ПЛІС потрібно створити новий проект в пакеті WebPACK ISE, для цього потрібно:
задати ім'я проекту та директорію розміщення;
в якості цільового кристалу вибрати ПЛІС Xilinx сімейства Spartan-II (Spartan2) xc2s15-5vq100;
вибрати інструменти синтезу XST VHDL.
За допомогою команди меню Project -> Add source... додати до проекту
готовий VHDL-опис СП як VHDL Module;
опис тестового стенду як VHDL Test Bench, при цьому
інтерфейс тестового стенду повинен мати ім'я "testbench";
СП в тестовий стенд повинен бути включений як компонент.
5.2. Поетапний опис процесу реалізації проекту в ПЛІС із зазначенням основних результатів кожного етапу.
Провести функціональну симуляцію тестового стенду (Process Window -> ModelSim Simulator -> Simulate Behavioral VHDL Model) і перевірити коректний результат роботи СП.
В результаті було отриману діаграму роботи пристрою.
Провести синтез проекту (Process Window -> Synthesize) і ознайомитись із звітом про синтез (Synthesis Report).
В результаті проект було синтезовано успішно, і було згенеровано звіт синтезу.
Провести трасування проекту (Process Window -> Implement Design) і ознайомитись із звітами про трасування (Translation Report, Map Report, Place & Route Report іPad Report).
Провести часову симуляцію тестового стенду (Process Window -> ModelSim Simulator -> Simulate Post-Place & Route VHDL Model) і перевірити результат роботи схеми СП, реалізованої в кристалі ПЛІС.
В результаті була проведена симуляція реалізованого в кристалі ПЛІС спеціалізованого пристрою.
Згенерувати бітову послідовність для конфігурування ПЛІС (Process Window -> Generate Programming File) і ознайомитись із звітом про генерацію бітової послідовності (Programming File Generation Report).
В результаті була згенерована бітова послідовність для конфігурування ПЛІС. Ця послідовність міститься в файлі f.bin.
5.3. Часові діаграми функціональної симуляції проекту
5.4. Часові діаграми часової симуляції проекту
5.5. Обґрунтування вибору конфігураційної плати із зазначенням схеми підключення її до ПЛІС (Master Serial Mode)
Мікросхеми ПЗУ сімейства SpartanII забезпечують легкий у використанні i не дорогий метод зберігання конфігураційних даних.
Аналізуючи специфікацію фірми Xilinx для мікросхем ПЗУ, які використовуються в якості зберігачів конфігураційної інформації підбираємо відповідну до мікросхеми пристрою XC2S15-5VQ100. Даній мікросхемі відповідає мікросхема памяті типу XC17S15A. В даній роботі мікросхема пристрою працює у режимі Master Serial Mode(керуючий послідовний режим зчитування), тобто він посилає такти, які керують мікросхемою пам’яті. Через короткий проміжок часу після додатного перепаду на вході синхронізації ПЗУ дані з’являються на її виході, який приєднаний до пристрою конфігурування. Пристрій SpartanII генерує потрібну кількість тактів, щоб завершити конфігурування.
Схема підключення PROM до SpartanII наводиться нижче.
5.5. Опис електричної принципової схеми СП
Дамо короткий опис функціонування мікросхем та інших елементів пристрою.
Управління мікросхемою PROM:
дані виходять з ПЗУ і надходять на вхід Din керуючої мікросхеми SpartanII
вихід CCLK ведучого пристрою SpartanII керує входом CLK PROM
вхід (-Reset)/OE PROM підєднується до до виводу INIT Spartan II і резистору. Це гарантує, що адресний лічильник ПЗУ є скинутий перед початком будь-якої конфігурації, якщо навіть ініційована реконфігурація.
Вхід (-CE) ПЗУ підєднаний до виводу DONE мікросхеми SpartanII і до резистора.
Після того, як було включено живлення пристрій SpartanII входить у ведучий режим, якщо відповідні виводи режиму встановлені потрібним чином. Дані читаються із памяті послідовно біт за бітом по одній лінії звязку. Синхронізація забезпечуєтьсяпо додатньому фронту тимчасового сигналу CCLK, який генерується на протязі синхронізації. Ведучий послідовний режии забезпечує простий конфігураційний інтерфейс. Тільки одна лінія даних, дві контрольних лінії, і лінія синхронізації необхідні для конфігурування SpartanII. Дані вичитуються послідовно з використанням внутрішньої адреси, як інкрементується по кожному додатньому перепаду CCLK. На принциповій схемі крім вищеописаних мікросхем SpartanII і PROM викоритовуються конденсатори в колах живлення, в якості фільтрів від високочатотних завад та розєм для підєднання даного пристрою з іншими.
6. Висновки
В результаті виконання даної розрахункової роботи було освоєно методику створення завершених VHDL-проектів та використано тестові стенди для їх симуляції та верифікації. Таким чином було реалізовано модель спеціалізованого обчислювача, спроектовано його функціональну частину, розроблено тестовий стенд симуляції.
А також було освоєно методику створення завершених пристроїв на базі ПЛІС фірми Xilinx. Проведено ознайомлення з таким засобами САПР як пакет WebPack ISE та ModelSimXE Starter. Освоєно інструмент симуляції ModelSimXE як на функціональному так і на часовому рівнях симуляції. Отримано практичні навики створення та оформлення принципових електричних схем проектів згідно ГОСТІВ. Отже, реалізація спеціалізованого обчислювача на базі ПЛІС фірми Xilinx дала можливість отримати цілий спектр переваг та зручностей пов’язаних із високою швидкодією та ступенем інтеграції, низькою вартістю і скороченням часу розробки, а також можливістю перепрограмування безпосередньо в системі.
7. Додаток А
8. Додаток B
9. Література
Перельройзен Е.З. Проектируем на VHDL. СОЛОН-Пресс, 2004. – 448с.
Karen Parnell, Nick Mehta. Programmable Logic Design Quick Start Hand Book. - Xilinx, January 2002. - 4 & 5 chapters.
Spartan-II 2.5V FPGA Family: Introduction and Ordering Information. - Xilinx, November 2001. - DS001-1 (v2.3).
Spartan-II 2.5V FPGA Family: Functional Description. - Xilinx, March 2001. - DS001-2 (v2.1).
Spartan-II 2.5V FPGA Family: DC and Switching Characteristics. - Xilinx, August 2001. - DS001-3 (v2.4).
Spartan-II 2.5V FPGA Family: Pinout Tables. - Xilinx, April 2001. - DS001-4 (v2.4).
Spartan-II Family of One-Time Programmable Configuration PROMs (XC17S00A). - Xilinx, October 2001. - DS078 (v1.4).
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора