Міністерство освіти і науки України Національний Університет “Львівська політехніка” Кафедра ЕОМ Звіт про виконання лабораторної роботи №1 з предмету Мови опису апаратних засобів На тему: Вивчення інтегрованого середовища автоматизованого проектування Active-HDL фірми Aldec Inc Тема: Вивчення інтегрованого середовища автоматизованого проектування Active-HDL фірми Aldec Inc. Мета: ознайомитись з принципами автоматизованого проектування ПЛІС за допомогою пакету Active-HDL, вивчити структуру VHDL-проекту, навчитися працювати з засобами управління проектом. 1. Опис засобів Active-HDL для управління проектами. Design Browse вікно перегляду проекту, призначене для для відображення інформації про складові елементи (компоненти) проекту: - файли опису пристрою, - використані в проекті бібліотеки, - допоміжні файли проекту, до яких належать макроси та скрипт-файли, файли результатів симуляції роботи пристрою, допоміжні текстові файли, - структуру проекту, - сигнали та змінні, декларовані в проекті. HDL Editor редактор HDL-тексту з можливістю відображення заданих синтаксичних конструкцій мови різними кольорами; завдяки інтеграції редактора із симулятором компонент дозволяє виконувати зручне покрокове відлагодження пристрою і швидко виявляти помилки. Console вікно призначене для інтерактивного виводу текстової інформації, зокрема повідомленнь середовища; компонент також призначений для вводу команд середовища (Active-HDL commands). Waveform Editor редактор, призначений для графічного відображення та редагування результатів симуляції - часових діаграм. Language Assistant компонент є зручним засобом, який дозволяє розробнику використовувати бібліотеку шаблонів опису стандартних примітивних конструкцій та функціональних блоків; Language Assistant дозволяє розміщувати вибрані шаблони безпосередньо в редагованому файлі та створювати свої власні шаблони. 2. Опис структури VHDL-проектy Яку б функцію не виконувала система, вона має отримувати деякі вхідні дані і виводити деякі вихідні результати. Іншими словами система має спілкуватися із середовищем. Комунікаційна частина системи називається інтерфейсом. Системнгий інтерфейс описується у VHDL через блок інтерфейсу (entity) або просто інтерфейс, який є базовим елементом проектування будь-якої системи. Як неможливо створити систему без інтерфейсу, так і неможливо створити VHDL-систему без блоку інтерфейса. Для досягнення певної функціональності дані повинні якось перетворюватись в середині системи. Ця трансформація даних і вивід очікуваних функцій виконується внутрішньою частиною системи, або тілом системи, яке називається архітектурою (architecture). 3. Перелік об’єктів проекту Modulator та їх інтерфейси До складу проекту Modulator входить чотири обє’кти. Дані об’єкти та їх інтерфейси є такими: SineGenerator.vhd – генератор синусоїдального сигналу; entity SineGenerator is port ( CLK: in bit; SinEnable: in bit; SinFreq: integer; SIN1: out real :=0.0 ); end SineGenerator; СosineGenerator.vhd – генератор косинусоїдального сигналу; entity CosineGenerator is port ( CLK: in bit; CosEnable: in bit; CosFreq: in integer; COS1: out real :=0.0 ); end CosineGenerator; SawGenerator.vhd – генератор пилообразного сигналу; entity SawGenerator is port ( CLK: in bit; SawEnable: in bit; SawFreq: integer; SAW1: out real :=0.0 ); end SawGenerator; multiplier.vhd – 3-ох операндна схема множення; entity Multiplier is port ( clk: in bit; IN1: in real; IN2: in real; IN3: in real; OUT1: out real :=0.0 ); end Multiplier;
4. Склад та структура проекту, сформованого в результаті роботи. Результатом виконання даної роботи стало створення VHDL-проекту. В проект увійшло три об’єкти: rs_flipflop_my.vhd – RS-тригер створений вручну; rs_flipflop_wiz.vhd - RS-тригер створений за допомогою Майстра об’єктів; counter.vhd - 4-бітний лічильник створений за допомогою Майстра обєктів; 5. Перелік об'єктів проекту, сформованого в результаті роботи, та їх інтерфейси. Інтерфейси даних об’єктів: entity rs_flipflop_my is port ( r, s : in std_logic; q, nq : out std_logic ); end rs_flipflop_my; entity rs_flipflop_wiz is port ( r: in STD_LOGIC; s: in STD_LOGIC; q: out STD_LOGIC; nq: out STD_LOGIC ); end rs_flipflop_wiz; entity counter is port ( clk: in STD_LOGIC; rst: in STD_LOGIC; q: out STD_LOGIC_VECTOR (3 downto 0) ); end counter; 6. Висновки Під час виконання лабораторної роботи я отримав базові навички по проектуванню ПЛІС за допомогою пакету Active-HDL. Також я освоїв структуру VHDL-проекту, здобув навички роботи із засобами управління проектом.