Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Моделювання інерційної та транспортної затримок часу
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Кафедра ЕОМ
Інформація про роботу
Рік:
2005
Тип роботи:
Лабораторна робота
Предмет:
Мови опису апаратних засобів
Група:
МЕ
Частина тексту файла (без зображень, графіків і формул):
Міністерство освіти і науки України
Національний університет ”Львівська політехніка”
Кафедра ЕОМ
Лабораторна робота №3
З курсу „Мови опису апаратних засобів”
на тему: “ Моделювання інерційної та транспортної затримок часу”
Підготував:
студент КІ47 Солтис В.І.
Перевірив:
Кицун Г. В.
Львів 2005
Мета роботи:
навчитися описувати інерційну та транспортну затримки часу за допомогою Active-HDL, з'ясувати принципові відмінності між ними.
Теоретична частина
Інерційна затримка є типовою для більшості реальних систем, в зв'язку з чим у VHDL ця модель використовується за замовчуванням. Оператор after автоматично вважає затримку інерційною, тому ключове слово inertial є необов'язковим. Характерною властивістю моделі цієї затримки є те, що дві послідовних зміни вхідного сигналу будуть проігноровані, якщо час між ними коротше, ніж задана затримка.
Для опису поведінки деяких пристроїв інерційна затримка непридатна. Прикладом може бути лінія передачі. Транспортування сигналів по лінії передачі відбувається без будь-яких змін, отже затримка в цьому випадку називається транспортною. Для того, щоби відрізнити її від інерційної затримки, прийнятої у VHDL за замовчуванням, використовується ключове слово transport, яке вказується перед описом значення затримки.
Принципова схема включення логічних елементів:
де
Опис схеми у VHDL-коді:
Інерційні затримки
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity logic is
port(
x : in bit_vector (2 downto 0);
y : out bit
);
end logic;
architecture logic of logic is
signal A, B, C, D, E, F:bit;
begin
A<= not X(0) after 5ns;
B<= A or X(1) after 10ns;
C<= A or X(2) after 10ns;
D<= B and C after 10ns;
E<= C xnor X(2) after 10ns;
F<= B xor D after 10ns;
Y<= F nand E after 10ns;
end logic;
Транспортні затримки
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity logic is
port(
x : in bit_vector (2 downto 0);
y : out bit
);
end logic;
architecture logic of logic is
signal A, B, C, D, E, F:bit;
begin
A<=transport not X(0) after 5ns;
B<=transport A or X(1) after 10ns;
C<=transport A or X(2) after 10ns;
D<=transport B and C after 10ns;
E<=transport C xnor X(2) after 10ns;
F<=transport B xor D after 10ns;
Y<=transport F nand E after 10ns;
end logic;
Інерційні затримки:
Транспортні затримки:
Висновок:
виконавши цю лабораторну роботу я навчився описувати інерційну та транспортну затримки часу за допомогою Active-HDL.
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора