Методичні вказівки до лабораторної роботи з Архітектура комп'ютерів. Робота № 111274

Інформація про навчальний заклад

ВУЗ:

Національний університет Львівська політехніка

Інститут:

Не вказано

Факультет:

Комп'ютерні науки

Кафедра:

Автоматизовані Системи Управління

Інформація про роботу

Рік:

2025

Тип роботи:

Методичні вказівки до лабораторної роботи

Предмет:

Архітектура комп'ютерів

Завантажити

Частина тексту файла (без зображень, графіків і формул):

МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ “ЛЬВІВСЬКА ПОЛІТЕХНІКА” Кафедра „Автоматизовані системи управління” Методичні вказівки до лабораторних робіт №№ 1- 8 з курсу "Архітектура комп'ютерів" для студентів спеціальності 6.050101 "Комп'ютерні науки" і 6.050103 "Програмна інженерія" Затверджено на засіданні кафедри АСУ (протокол №1- 08/09 від 2.09.2008р.) Лабораторна робота № 1-2 Тригерні схеми. Мета роботи - вивчення і дослідження основних структур тригерних пристроїв (RS, D, Т, JК - типів) в логічному базисі І-НЕ та АБО-НЕ з потенційним представленням інформації. В процесі виконання роботи студенти знайомляться зі схемами найбільш поширених тригерів (RS, Д, Т, ІК - типів), з особливостями асинхронних, синхронних і двотактних тригерів, реалізують вказані тригери на елементах І-НЕ і досліджують їх роботу. 1.Загальні положення. Функціональні вузли і пристрої ЕОМ синтезуються на основі двох типів логічних схем: комбінаційних (див. лабораторні роботи №1, 2, 3, 4) і цифрових автоматів. Тригер, як типовий елемент цифрового автомата, це пристрій, що може знаходитись в одному з двох стійких станів і переходить з одного стану в другий під дією зовнішніх сигналів. Зміна стану, як правило залежить не тільки від біжучих значень вхідних сигналів, але і від попереднього стану тригера. Інформація про попередній стан, яка поступає з виходів тригера, разом із зовнішніми сигналами керує його роботою. Тому тригери є пристроями із зворотніми логічними зв'язками і складаються з двох частин: елементу пам'яті (власне тригера) і схеми управління, виконаної, як правило, за допомогою комбінаційної схеми. Схема управління перетворює інформацію, що поступає на її входи хІ,х2,...,хm в комбінацію сигналів, яка діє на входи власне тригера. Логічна функція, що встановлює залежність стану, в який переходить тригер з біжучого стану при дії на нього заданих сигналів управління, називається функцією переходів тригера. Функції переходів задаються логічними формулами або у вигляді таблиць. В таблиці містяться значення інформаційних та синхросигналів на вході тригера, а також значення вихідних сигналів (внутрішніх станів тригера) після закінчення дії синхросигналу. Закон функціонування тригера може бути заданий і у вигляді характеристичного рівняння логічної функції виду: Qn+1= f(Qn, xin), і =1,2,…,m, (1) де Qn+1-стан тригера після закінчення дії синхросигналу в момент tn+1; Qn- стан тригера до приходу синхросигналу; xin значення сигналу на інформаційному вході в момент tn. Між таблицею переходів і характеристичним рівнянням існує взаємно однозначна відповідність, тобто від таблиці переходів зажди можна перейти до характеристичного рівняння шляхом виводу ДДНФ з таблиці. По рівню вхідного сигналу тригери поділяються на тригери з прямими входами (запис інформації відбувається рівнем "1") та з інверсними входами (запис інформації відбувається рівнем "0") і вхід відмічається знаком інверсії. Крім того, тригери бувають одно- та двотактними. В однотактних тригерах запис відбувається по передньому фронту сигналу запису, а в двотактних - по задньому, тобто в момент закінчення дії сигналу запису. В свою чергу, всі тригери поділяються на синхронні та асинхронні. В асинхронних тригерах запис інформації відбувається в будь-який момент часу, а в синхронних - тільки при наявності синхросигналу. 1.1 Асинхронні тригери. Основним асинхронним елементом пам'яті служить RS-тригер. Тригером RS-типу називається логічний пристрій з двома стійкими станами Q і(Q та двома інформаційними входами R і S. RS-тригер є складовою частиною всіх інших тригерів, розглянемо більш детально основні структурні схеми RS-тригерів. Асинхронний RS- тригер є найпростішим за структурою. Він має тільки два логічних елементи (мінімальну кількість). Даний тригер можна побудувати на елементах ("АБО-НІ"), "І-НІ" та інших, виходячи з його характеристичного рівняння. На рис. 1 і 2 приведено два варіанти реалізації асинхронного RS-тригера на логічних елементах відповідно "АБО-НІ" та "І-НІ". Характеристичне рівняння для асинхронного триггера: для інверсних ((R i(S ) входів - Qn+1 = Sn v(Rn . Qn, (2) для прямих ( R i S ) входів - Qn+1 = (Rn . ( Sn v Qn ). (2a) RS-тригер – це є власне тригер, на входи якого поступають інформаційні сигнали. На інформаційних входах RS - тригера, який виконаний на елементах "АБО-НІ" (рис.1), діють сигнали S і R, рівень яких відповідає "0" (тригер з прямими входами, характеристичне рівняння 2). Даний тригер встановлюється в стан "1" ( Q = 1 ) сигналом S = 1 і в стан "0" ( Q = 0 ) - сигналом R = 1 (тригер з прямими входами). Для нього забороненою є одночасна поява двох одиниць на його входах (дивись таблицю 1). Одночасно подавати записи на входи - заборонено, оскільки після закінчення їх дії тригер встановлюється в невизначений стан. На інформаційних входах RS - тригера, який виконаний на елементах "І-НІ" (рис.2 ), діють сигналами (S і (R , рівень яких відповідає "1" (тригер з інверсними входами, характеристичне рівняння 2а). Даний тригер встановлюється в стан "1" (Q = 1) сигналом(S = 0 і в стан "0" (Q = 0 ) - сигналом(R = 0. Для нього забороненою є одночасна поява двох нулів на його входах (дивись таблицю 1). Рис. 1. Схема та умовне графічне позначення асинхронного RS-тригера з прямими входами на елементах "АБО-НІ". Рис. 2. Схема (а) і умовне графічне позначення (б) асинхронного RS-тригера з інверсними входами на елементах "І-НІ". Таблиця 1. Стани асинхронного RS-тригера. ВХІД ВИХІД S R (S (R Qn+1 (Qn+1 0 0 1 1 Qn (Qn 1 0 0 1 1 0 0 0 1 1 Qn (1) (Qn (0) 0 1 1 0 0 1 0 0 1 1 Qn (0) (Qn (1) 1 1 0 0 X X 1.2 Синхронні тригери. Важливу роль в цифрових пристроях відіграють RS-тригери з синхронізуючими (тактовими) і інформаційними (програмуючими) входами (рис.3). На відміну від асинхронного, даний тригер на кожному інформаційному вході має додаткові схеми співпадіння, перші входи яких об'єднані і на них подаються синхронізуючі сигнали. Другі входи схем співпадіння є інформаційними. Зміна стану тригера можлива лише при наявності одиничного сигналу на синхронізуючому вході С. При нульовому значенні цього сигналу інформація на управляючих входах R і S не сприймається і тригер зберігає свій попередній стан. Рис. 3. Схема та умовне графічне позначення синхронного RS-тригера з прямими входами. Таблиця 2. Стани синхронного RS-тригера. ВХІД ВИХІД С S R (S (R Qn+1 (Qn+1 0 0 0 1 1 Qn (Qn 0 1 0 0 1 Qn (Qn 0 0 1 1 0 Qn (Qn 0 1 1 0 0 Qn (Qn 1 0 0 1 1 Qn (Qn 1 1 0 0 1 1 0 1 0 0 1 1 Qn (1) (Qn (0) 1 0 1 1 0 0 1 1 0 0 1 1 Qn (0) (Qn (1) 1 1 1 0 0 X X Таблиця переходів асинхронного тригера (таблиця 3) співпадає з таблицею переходів синхронного тригера (таблиця 1) при Сn = 1. Синхронні тригери окрім синхронізуючих входів, можуть мати і асинхронні входи R i S. Характеристичне рівняння синхронного RS-тригера мають вигляд: Qn+1 = Cn . Sn v(Сn . Qn v(Rn . Qn . (3) Підставивши Сn = 1 в рівняння (3), можна отримати характеристичне рівняння для асинхронного триггера: Qn+1= Sn v(Rn Qn. Крім RS-тригерів застосовуються ще три види синхронних тригерів: JK, T і D- типів. 1.3 Тригери D-типу. Тригером D-типу називається логічний пристрій з двома стійкими станами Q і(Q та одним інформаційним входом D. В D-тригерах значення змінної в момент tn+1 співпадає із значенням вхідної змінної в момент tn, тому тригер такого типу в літературі називають тригером затримки. Зміна стану тригера можлива лише при наявності одиничного сигналу на синхронізуючому вході С. Характеристичне рівняння D-тригеру має вид: Qn+1 = Cn . Dn (4) З рівняння видно, що при наявності тактуючого сигналу (с=1) тригер переходить в стан Qn+1=Dn, а при відсутності тактуючого сигналу (с=0) тригер зберігає попередній стан. На рис.4 представлений варіант реалізації однотактного синхронного D-тригера, виконаного на елементах “І-НІ”. Вхід D-інформаційний, вхід C-тактовий (синхронізуючий). Рис. 4. Схема (а) і умовне графічне позначення (б) D-тригера. Таблиця 3. Стани D-тригера. ВХІД ВИХІД С D Qn+1 (Qn+1 0 0 Qn (Qn 0 1 Qn (Qn 1 0 0 1 1 1 1 0 При D=1 і С=1 на вході DD1.1 формується лог. рівень “0”, який поступає на входи DD1.2 і DD1.3, здійснює встановлення тригера в стан Q=1 і одночасно блокує включення DD1.2. При D=0 і C=1 вихід DD1.1 залишається закритим (на виході DD1.1 рівень ‘1”), відкриється DD1.2 і рівень ‘0” сформований на його виході, встановить тригер в стан Q=1 (Q=0). Таким чином, при C=1 в тригер завжди записується інформація, що відповідає інформації на вході (таблиця 5). 1.4 Тригери T-типу. Тригери T-типу (лічильний тригер) називається логічний пристрій, який має два стійких стани Q і(Q та один вхід Т, і змінює свій стан на протилежний кожного разу, коли на вхід Т приходить управляючий сигнал. Функціонування T-тригера описується наступним характеристичним рівнянням: Qn+1 =(Tn · Qn v Tn .(Qn (5) На рис.5 приведено варіант реалізації однотактного синхронного T-тригера, виконаного на елементах "І-НІ". Присутність на входах R і S взаємно протилежних сигналів дозволяє після приходу тактового імпульсy на вхід С встановити на виходах наперед задану комбінацію рівнів: Q=Н, Q=В і навпаки (таблиця 6). Рис. 5. Схема однотактного Т-тригера. Таблиця 4. Стани Т-тригера. ВХІД ВИХІД С Qn+1 (Qn+1 0 Qn (1) ( Qn (0) 1 0 1 0 0 1 1 1 0 0 1 0 1.5 Тригери JK-типу. Тригером JK-типу називається логічний пристрій, який має два стійких стани Q і(Q та два інформаційних входи J і К. JK-тригер функціонує у відповідності з таблицею істиності синхронного RS-тригера (при цьому вхід J еквівалентний входу S, а вхід К- входу R), крім одночасної появи двох одиниць на його входах J і К.У цьому випадку при подачі синхросигналу він змінює свій стан на протилежний Qn+1=(Qn . Характеристичне рівняння JK-тригера можна записати наступним чином: Qn+1 =(K ·Qn v Jn ·(Qn (6) На рис.6 приведено варіант реалізації однотактного синхронного JK-тригера, виконаного на елементах "І-НІ". Тригер JK-типу є найбільш універсальним. В його таблиці станів (таблиця 5) відсутня стрічка невизначеності. На основі .JK-тригеру шляхом нескладних зовнішніх комутаційних змін можна отримати схеми, які виконують функцій RS-, D- i T-тригерів. Для надійної і чіткої роботи тригерних комірок в багаторозрядних пристроях (регістрах, лічильниках) призначені двотактні (двоступеневі) тригери, які називають master-slave, що перекладається як майстер-помічник. На рис.7 приведено варіант реалізації двотактного синхронного JK-тригера. Рис. 6. Схема (а) і умовне графічне позначення (б) однотактнного JK-тригера на елементах. Таблиця 5. Стани JK-тригера. ВХІД ВИХІД J K C Q (Q 0 0 ( Без змін 0 1 ( 0 1 1 0 ( 1 0 1 1 ( Перемикання Рис. 7. Схема однотактнного JK-тригера на елементах. 1.6 Опис структурної схеми мікросхеми К155ТМ2. Мікросхема К155ТМ2 включає два незалежних D-тригери, що мають загальну тину живлення. У кожного тригера є входа D, (S, (R, а також вихода Q i (Q (рис.3). Входи (S і (R - асинхронні, тому що вони змінюють стан тригера незалежно від сигналу на тактовому вході; активний рівень для них низький. Асинхронне встановлення погрібного стану рівнів на виходах отримаємо, коли на входи (S і (R подаємо взаємнопротилежні логічні сигнали. В цей час входи С і D відключаються. Якщо на входи (S і (R тригерів ТМ2 одночасно подається напруга низького рівня стан виходів (Q і (Q виявиться невизначеюш. Завантажити в тригер вхідщ рівні В або Н (1 або 0) можна якщо на входи (S і (R подати напругу високого рівня. Сигнал з входу D передається на виходи Q і (Q по додатньому перепаду імпульса на тактовому вході С (від Н до В). Для того, щоб тригер перемикався правильно (тобто відповідно до таблиці 7), рівень на вході D потрібно зафіксувати заздалегідь перед приходом тактового перепадy. Захисний час повинен перевищувати час затримки розповсюдження сигналу в тригері. а) б) Рис. 8. Мікросхема К155ТМ2 (два D-тригери). а)-структурна схема одного D-тригера К155ТМ2; б)-функціональна схема К155ТМ2; Рис. 9. Функціональна схема мікросхеми К155ЛА3 (4ел. - 2"I-НІ"). Паспортні дані К155ЛА3: Uж = +5 В ((5%), Кзор = Коб = 10, U1вих ≥ 4 В; U0вих ≤ 0,1 В; Uпор = 1,5 В; І0вх = 0,8 мА. 2. Порядок виконання роботи. 2.1. Ознайомитися з теоретичною частиною роботи і лабораторним тендом. 2.2. Отримати від викладача елементи, необхідні для виконання роботи- мікросхеми К155ЛА3 і К155ТМ2, а також з’єднувальні провідники. 2.3 Нарисувати схеми комутації мікросхеми К155ЛАЗ на стенді для виконання дослідів лабораторної роботи (рис. 9). 2.4. Описати структуру і нарисувати схеми комутації мікросхеми К155ТМ2 на стенді для виконання дослідів лабораторної роботи (рис. 8). 2.5. При роботі в статичному режимі для контролю станів тригера до виходів підключили індикаторні світлодіоди (свічення світлодіода означає стан "1"). Для запуску тригера по входах R i S використовували тумблерні регістри, по входу С - формувач одиночних імпульсів додатної полярності. Для дослідження D-тригерів і JK-тригерів на інформаційні входи подавати сигнали з тумблерних регістрів, а на входи С – з формувача одиночних сигналів додатної полярності. 2.6. Зібрали схему асинхронного RS-тригера на елементах 2"I-НІ" мікросхеми КІ55ЛА3. Дослідили його в статичному режимі і склали таблицю станів. 2.7. Зібрали синхронний RS-тригер на елементах 2"І-НІ". Дослідили його в статичному режимі і склали таблицю станів. 2.8. Зібрали синхронний D-тригер на елементах 2"І-НІ". Дослідили його в статичному режимі і склали таблицю переходів. 2.9. Зібрали Т-тригер на елементах "2І-НІ".Дослідили його в статичному режимі і склали таблицю переходів. На вхід сигнал подавали через RC-ланку, що забезпечило короткий за тривалістю вхідний імпульс. 2.10. Дослідили в статичному режимi D-тригер (м/с К155ТМ2). Склали таблицю переходів. 2.11. Дослідили в статичному режимi Т-тригер на основі D-тригера (м/с К155ТМ2). Для цього переводимо D-тригер в режим роботи Т-тригера за рахунок з’єднання інверсного виходу (Q з D-входом. Склали таблицю переходів. 4. ЗМІСТ ЗВІТУ 4.1. Мета роботи. 4.2. Короткі відомості з теорії. 4.3. Короткий опис і умовне позначення м/с К155ЛАЗ, м/с К155ТМ2, К155ТВ1. 4.4. Умовні позначення, схеми, таблиці, осцилограми для кожного з дослідів. 4.5. Висновки по роботі. 5. КОНТРОЛЬНІ ЗАПИТАННЯ 5.1. В чому полягає принципова відмінність елементів пам'яті від комбінаційних схем? 5.2. Що таке тригер? 5.3. Який спосіб задання законів функціонування тригерних пристроїв? 5.4. По яких ознаках класифікуються тригерні пристрої? 5.5. Які основні функціональні типи тригерів? 5.6. Що таке тригери з внутрішньою затримкою і в чому їх переваги? 5.7. Привести схеми взаємного перетворення тригерів. Лабораторна робота № 3 Дослідження лічильників. Мета роботи: вивчення принципів побудови лічильників і лічильних схем, виконаних на інтегральних елементах з потенційним представленням інформації. У процесі виконання роботи студенти оволодівають практичними навиками побудови підсумовуючих, віднімаючих і реверсивних лічильних схем з натуральним і довільним порядком лічби на основі JК-тригерів і D-тригерів і збирають на стенді різні лічильні схеми, досліджують їхню працездатність на основі К155ТМ2, К155ИЕ5, КІ55ИЕ7), заповнюють таблиці станів лічильника, знімають осцилограми з виходів лічильника. Загальні положення. Однією з поширених операцій, що виконуються в обчислювальних пристроях цифрової обробки інформації, є підрахунок числа сигналів. Вузол обчислювальних пристроїв, що призначенй для підрахунку числа вхідних сигналів, називається лічильником. Класифікують лічильники по системі числення, по операції, яка реалізуються, по організації ланцюгів переносу та по інших ознаках [1]. Основою любого лічильника служить лінійка з декількох тригерів. Різні варіанти лічильників відрізняються схемами керування цими тригерами. Між тригерами додаються логічні зв'язки, призначення яких — заборонити проходження в циклі підрахунку лишнім імпульсам. До основних параметрів лічильника відносяться: К — модуль лічби або коефіцієнт перерахунку лічильника; N — ємність лічильника; fmax — максимальна частота надходження вхідних сигналів; tb — час встановлення лічильника. Для лічильників, які спрацьовують по рівню тактового сигналу, tb характеризує максимальний часовий інтервал між моментом надходження лічильного сигналу й моментом установлення коду лічильника. Для лічильників, які працюють у режимі з внутрішньою затримкою, tb визначається максимальним часом між моментом закінчення лічильного сигналу й моментом встановлення коду лічильника. Максимальний час встановлення лічидльника tbmax (із стану 11... 1 в стан 00...0) буде залежати від організації переносу. Параметри fmax, і tbmax визначають швидкодію лічильника. Лічильники зі звичайним порядком лічби. Простий лічильник — тригер з лічильним входом, який здйснює підрахунок і зберігання результату підрахунку не більше двох сигналів. З'єднавши декілька лічильних тригерів (подільників частоти) певним чином, дістанемо схему багаторозрядного лічильника. У складі сучасних серій лічильних мікросхем для побудови лічильників знайшли широке застосування D-тригери та JK-тригери, які комбінаційними схемами переводяться в режим роботи T-тригера. Рис.1. Асинхронний підсумовуючий лічильник. При використанні D-тригера в якості лічильного його інвертуючи вихід з'єднується з своїм входом D, завдяки чому він переводяться в режим роботи T-тригера. Підсумовуючий синхронний лічильник на D-тригерах отримаємо, якщо інвертуючий вихід попереднього тригера з'єднати з входом С наступного тригера. У віднімаючому лічильнику прямий вихід попереднього тригера з'єднати з входом С наступного тригера. Реверсивні лічильники підраховують число імпульсів як у прямому, так і у зворотньому напрямках. Для побудови реверсивних лічильників-необхідно передбачити схеми, які пропускають сигнали на входи наступних тригерів або з інверсних, або з прямих входів попередніх тригерів. При побудові підсумовуючого асинхронного лічильника на JК-елементах необхідно з'єднати прямий вихід попереднього тригера з входом С наступного тригера. У віднімаючого асинхронного лічильника на JК-тригерах необхідно з'єднати інверсний вихід попереднього тригера з входом С наступного тригера. Асинхронні реверсивні послідовні лічильники на JK-тригерах будуються аналогічно реверсивним лічильникам на D-тригерах. Асинхронні схеми лічильників мають низьку швидкість. Час встановлення таких лічильників рівний сумі часу встановлення всіх тригерів лічильника. Збільшення швидкодії можна досягти шляхом зменьшення часу розповсюдження переносу, використовуючи лічильники з наскрізними, паралельними і груповими переносами. При груповому переносі багаторозрядний лічильник розбивають на декілька груп. У середині кожної групи організується наскрізний або паралельний перенос, а між групами послідовний перенос. Реалізація лічильників з паралельним переносом на одноступеневих D-тригерах потребує додаткових апаратурних затрат і, відповідно ускладнення схеми. Паралельний перенос легко реалізується на JК-тригерах, які мають по декілька J- та К-входів, з'єднаних знаком кон'юнкції. Мал.2. Синхронний лічильник з паралельним переносом. Розглянуті лічильники мали коефіцієнт переліку 2n, де п — число розрядів лічильника. Але на практиці виникає необхідність у лічильниках, коефіцієнт переліку яких відмінний від 2n. Принцип побудови таких лічильників заключається у виключенні "зайвих" стійких станів в лічильника з К=2n, тобто в організації схем, які забороняють деякі стани. Число заборонених станів М=(2n) – К. В залежності від того, які стани лічильника вибираються робочими, усі лічильники з довільним коефіцієнтом переліку можна розділити на лічильники з довільним і звичайним порядком лічби. Розглянемо спосіб побудови лічильника із звичайним порядком лічби. У таких лічильниках зменшення числа стійких станів досягається за рахунок скидання його в нульовий стан при запису заданого числа сигналів. До лічильника додається логічний пристрій, який перевіряє умову: "код на лічильнику відображає число рівне К, і в залежності від результату перевірки направляє вхідний сигнал або в шину "встановлення О" або на підсумування до записаного коду". Ця умова може бути перевірена n-вхідною схемою "І", зв'язаною з прямими виходами тих тригерів, які при запису в лічильнику числа К повинні знаходитись в стані "1". Лічильники з довільним порядком лічби. У практиці проектування лічильних схем з К≠2 часто застосовується принцип організації лічби на основі лічильників з К=2n+1 , тобто на лічильниках, які дозволяють збільшити модуль рахунку на одиницю. Для побудови такого лічильника потрібний модуль рахунку треба представити у вигляді добутку співмножників (груп), кожний з яких складаєься з чисел степеня 2 і додаткових одиниць. Наприклад, 9=(2+1)(2+1) 10=(2+1)2=(4+1)2, 11=2(4+1), 12=4(2+1), 13=4(2+1)+1 , 14=2x2(2+1)+1, 15=(2+1)(4+1). ПОРЯДОК ВИКОНАННЯ РОБОТИ Роботу виконують на лабораторному стенді. А. Дослідження мікросхеми К155ИЕ5 1. По вказівці викладача зробити відповідне підключення М/С К155ИЕ5 на стенді. 2. Шину встановлення "0" підключити до одного із тумблерів тумблерного регістра для встановлення лічильника в "0". 3. Прямі виходи лічильника підключити до індикаторних ламп. 4. Для перевірки роботи лічильника в статичному режимі до входу лічильника підключити генератор одиночних імпульсів (ГОІ). 5. Натисканням кнопки "ПУСК" на ГОІ перевірити працездатність лічильника по тактах, фіксуючи стани лікчильника по індикаторних лампах і заносячи їх у таблицю №1. 6. Перевірити дію шини обнуления лічильника, заповнивши лічильник довільникм числом сигналів. Потім подати обнулючий потенціал. 7. Для перевірки роботи лічильника, в динамічному режимі подати на вхід лічильника синхронізуючі імпульси СІ1. 8. Синхронізацію осцилографа провести сигналом з прямого виходу старшого розряду лічильника. 9.Підключаючи на вхід осцилографа по черзі прямі виходи тригерів лічильника, починаючи з молодшого розряду, упевнитися, що кожний наступний розряд ділить частоту сигналів, які поступають на вхід, удвічі. 10.Зобразити часові діаграми роботи розрядів лічильника, які будуть спостерігатися на екрані осцилографа. Б. Дослідження мікросхеми К155ИЕ5. як подільника частотина 3, на 7 1. По вказівці викладача зробити відповідне підключення М/С К155ИЕ5, як подільника частоти на 3 і на 7, перевірити її працездатність. 2. Виконати П.2-10, що вказанні в розд.А . В. Дослідження мікросхеми К155ИЕ7. 1. По вказівці викладача зробити відповідне підключення М/С К155ИЕ7 на стенді. 2. Виконати П.2-10 з розділу А. Г. Дослідження мікросхеми К155ИЕ7, як подільника частотина З, на7, на ІЗ. 1. По вказівці викладача зробити відповідне підключення М/С К155ИЕ7 як подільника частоти на 3, на 7, на 13 при лічбі вперед. 2. Виконати П. 2—10, що вказані в розд.А, для кожної схеми-подільника. 3. Дослідити М/С К155ИЕ7, як подільника частоти на 3, на 7, на 13 при лічбі назад. Зміст звіту 1. Схеми лічильників на мікросхемі К155ИЕ5, К155ИЕ7. 2. Заповнені таблиці станів виходів лічильників. 3. Часові діаграми, що роз’яснюють роботу розрядів лічильника. N Q1 Q2 Q3 Q4 N Q1 Q2 Q3 Q4 1 9 2 10 … … 8 16 Рис.3 Схема дослідження лічильника К155ИЕ5. Рис.4 Схема дослідження подільника на 3 на базі К155ИЕ5. Рис.5 Схема дослідження подільника на 7 на базі К155ИЕ5. Рис.6 Схема дослідження подільника на 13 на базі 155ИЕ5. Рис.7 Схема дослідження лічильника на К155ИЕ7.а) схема рахунку вперед б) схема рахунку назад Лабораторна робота № 4-5 Дослідження регістрів. Мета роботи: Вивчення принципів побудови регістрів і регістрових схем, виконаних на інтегральних елементах з потенційним представленням інформації. 1. Загальні положення Призначення регістрів Регістр - це операційний вузол, який служить для запам’ятовування двійкових чисел (слів) і забезпечує в загальному випадку виконання наступних мікрооперацій: встановлення регістра в нуль (скидання); приймання слова з другого регістра, лічильника, суматора і т.д.; передача слова на другий регістр, суматор, лічильник і т.д.; перетворення кодів слів, що зберігаються в інверсних кодах; зсув слова вліво або вправо на потрібне число розрядів; перетворення послідовного коду в паралельний і навпаки; порозрядні операції кон’юнкції, диз’юнкції і додавання по mod 2. Регістри складаються з вузлів оперативної пам’яті-тригерів і логічних елементів. Термін “регістр” походить від лат. Registrum – список, перелік. У загальному випадку регістр - це блок тригерів і логічних елементів (ЛЕ) одного типу, що певним чином з’єднані між собою. 1.2 Класифікація регістрів Класифікувати регістри можна за різними ознаками, наприклад: ─ За способом керування на: Асинхронні регістри. Синхронні регістри. ─ За способом записування і видачі двійкових слів на: Паралельні регістри, в яких записування і видача слів здійснюється одночасно всіма розрядами. Послідовні регістри, в яких записування і видача слів здійснюється послідовно розряд за розрядом в напрямку від молодших розрядів до старших або навпаки. Універсальні (паралельно- послідовні) регістри, які забезпечують як паралельний, так і послідовний обмін інформацією. ─ За числом ліній для представлення значення одного розряду слова (біта інформації) на: Однофазні регістри, де значення кожного розряду слова передається по одній лінії зв’язку. Парафазні регістри, де значення кожного розряду слова передається по двох лініях (одночасно відображається пряме та інверсне значення розряду). ─ За числом тактів для записування слова на: Однотактні регістри. Двотактні регістри. Багатотактні регістри. ─ За складом мікрооперацій, які виконуються на: Установлювальні регістри. Регістри записування. Порозрядні регістри логіки і зсуву. Регістри перетворювання послідовного коду в паралельний і навпаки. ─ За напрямом зсуву на: Односторонні регістри (лівий або правий зсув). Реверсивні регістри (двосторонні). ─ За типом тригерів, що використовуються на: Регістри на тригерах RS-типу. Регістри на тригерах JK-типу. Регістри на тригерах DV-типу. Регістри на тригерах D-типу. Регістри на тригерах T-типу. ─ За елементною структурою на: Потенціальні регістри. Імпульсні регістри. Потенціально- імпульсні регістри. Розрядність будь-якого регістра визначається числом тригерів, кожний з яких як двостановий запам’ятовувач одного розряду слова відповідає за введення, збереження і виведення одного біту інформації. Функціональні схеми регістрів Схема паралельного n-розрядного регістра пам’яті, що побудований на синхронних D-тригерах та кон’юнкторах на логічних елементах, що виконують функцію збігу, показана на рис.1.1. Рис. 1.1 Схема паралельного регістра пам’яті Інформація у вигляді паралельного коду двійкових чисел {Xn-1…X1X0} заноситься по вхідній шині і записується у регістрі тільки при наявності дозволяючого рівня С=1. Регістри можуть бути синхронізовані рівнем (дозволом С=1 або ) або фронтом чи зрізом синхросигналів залежно від типу застосованих тригерів. Зчитування інформації з регістра можливе тільки при наявності на входах схем збігу дозволяючих рівнів, тобто при ЕО=1 (або V=1). Розрядність регістрів пам’яті нарощується збільшенням потрібного числа тригерів, тактові входи яких прєднують до шини синхронізації С. Зсувним регістром називають такий регістр, який виконує мікрооперацію зсуву, а також мікрооперації прийому і видачі слів. Якщо дві останні мікрооперації реалізуються тільки в крайніх розрядах регістра (1-им або n-им), то зсувний регістр називають також послідовним регістром. При зсуві слова в регістрі, розряди слова, що вийшли за границі розрядної сітки регістра втрачаються, а розряди, що звільнилися, заповнюються нулями. Різні структури регістрів зсуву звичайно будують на основі синхронних RS-, D- і JK-тригерів. На рис. 1.2 побудований регістр зсуву на базі чотирьох двоступеневих синхронних D-тригерів. Рис. 1.2 Схема регістра зсуву вправо Він має один інформаційний вхід DS (з англійської Data Serial-послідовний вхід даних), на який подаються тактові (синхронізуючі) імпульси. D-тригер №1 відповідає за молодший розряд (МР), а D-тригер №4 - за старший розряд (СР) чотирирозрядного числа, яке потрібно записати у даний регістр зсуву. Тоді з надходженням тактових імпульсів одночасно на динамічні С- входи D-тригерів, для яких активним сигналом є від’ємний фронт тактових імпульсів, вихід кожного тригера набуватиме стану попереднього. Таким чином, одиниця, що надійшла на інформаційний вхід DS-регістра, зсунеться (на рис.1.3 вправо) з молодшого розряду до старшого синхронно з періодом надходження тактових імпульсів. Такий регістр належить до регістрів зсуву вправо. Регістр, котрий може здійснювати зсув слів як вліво, так і вправо, прийнято називати реверсним. Зсувний регістр реалізує і перетворення послідовного коду в паралельний та навпаки. При перетворенні послідовного коду в паралельний, запис слова в регістр відбувається синхронно із зсувом його вмістимого вліво, якщо послідовний код поступає зі старших розрядів, або вправо, якщо код поступає з молодших розрядів. Після заповнення всіх розрядів регістра слідує паралельна видача слова через елементи І, що підєднані до виходів тригерів регістра. При перетворенні паралельного коду в послідовний інформація заноситься в регістр паралельним кодом, а потім слідує серія із n зсувних сигналів. Послідовний код зчитується з тригера Т1 (з молодших розрядів) при зсуві вправо або ж з тригера Тn (із старших розрядів) при зсуві вліво. Схеми як зсувних, так і паралельних регістрів значно спрощуються при використанні синхронних тригерів, в яких елементи, що не входять в бістабільну схему , мають більше, ніж два входи. В такому випадку всі функції збудження реалізуються на самих тригерах. 2. Підготовка до лабораторної роботи 2.1 Функціональна схема регістра К155ИР1 з позначенням номерів виводів Рис. 2.1. Регістр К155ИР1 К155ИР1 (аналог 7495 в серіях 74, 74LS, 74S, 74F, 74AS, 74ALS) – це 4-розрядний зсувний регістр (рис.2.1). Він має послідовний вхід даних V1 або SI (Serial Input), чотири паралельних входи D0(D3, а також чотири прямі виходи Q0(Q3. Регістр має два тактові входи: C1 – робота з послідовним входом і С2 – робота з паралельним входом (C1 і С2 мають управління перепадом з 1 в 0). В регістрі наявний додатковий вхід V2 або PE (Parallel Enable)– дозволу роботи. Коли на ньому наявна логічна “1”, то він дозволяє роботу тактового входу C2 (паралельний вхід), коли “0” – дозволяє роботу тактового входу С1 (послідовний вхід). При V2 (PE)=”1” і подачі тактового сигналу на вхід С2 в момент від’ємного переходу 1(0 – в регістр завантажуються дані від паралельних входів D0(D3, тобто на Q0(Q3 будуть відповідні значення входів: Q0(D0, Q1(D1, Q2(D2, Q3(D3. При PE=”0” дозволяється робота тактового входу С1 - від’ємні фронти послідовності тактових імпульсів зсувають дані: від послідовного входу V1 (SI) на вихід Q0, Q0(Q1, Q1(Q2, Q2(Q3, Q3( за межі сітки (тобто вправо від молодшого розріду до старшого). Напругу на входіV2 (PE) можна змінювати, якщо на обох тактових входах наявні низькі рівні напруги (лог.”0”). Зсув даних по регістру вліво отримаємо, якщо з’єднати Q3 з D2, Q2 з D1, Q1 з D0 (але зсув вліво при цьому можливий тільки при паралельному режимі зчитування, тобто V2 (PE)=”1” і запис по тактовому входу С2). 2.2 Умовне графічне позначення та технічні параметри регістра К155ИР1 Призначення: однонаправлений 4-розрядний регістр Елементна база: ТТЛ Напруга живлення: Ucc=+5 V±5% Струм споживання: Icc= 62 mA (для ТТЛШ - 21 mA) Напруга логічної одиниці: U1= + (2,4…5)V Напруга логічного нуля: U0= + (0…0,4)V Час затримки: t01=t10=35 nS Тактова частота:F≤25 MHz Позначення: риски коло тактових входів С1 і С2 означають, що регістр реагує на спадаючий (від’ємний або задній ) фронт тактових імпульсів (ТІ) Рис. 2.2 Умовне графічне позначення регістра К155ИР1 2.3 Таблиця станів регістра К155ИР1 Табл.2.1 Режим роботи Стан входів V1 D0…D3 V2 C1 C2 Зсув вправо (послідовний ввід) DS (Date Serial) * 0 ↓ * Зсув вліво DS * 1 * ↓ Паралельний ввід * PL (Parallel Load) 1 * ↓ Зберігання при зсуві вліво * * 0 1 * Примітка 1: Символ * означає невизначений стан (0 або 1), а символ ↓ означає спадаючий (від’ємний ) фронт тактових імпульсів (ТІ). Примітка 2: Часто для зручності застосування К155 ИР1 входи С1 та С2 з’єднують між собою (див. табл. 2.1). 3. Експериментальні дослідження 3.1 Паралельний запис в регістр К155ИР1. Нарисувати схему паралельного запису інформації згідно вимог таблиці 2.1 (V1=*, V2=1, C1=*, С2=ТІ). Паралельні входи D0(D3 під’єднати до перемикачів S0(S3 і забезпечити на них відповідно вхідний код код 1000 перемиканням вибраних тумблерів в “1” (+5В) або “0” –“земля”. Приєднати V2 до +5В, а на вхід синхронізації С2 (вивід 8) подати тактові імпульси (ТІ) від генератора одиничних імпульсів (ГОІ) або від генератора періодичних імпульсів (ГПІ). Перевірити працездатність регістра в режимі паралельного запису по тактах, фіксуючи стани розрядів регістра або в ручному режимі за індикаторними світлодіодами (виходи регістра Q0(Q3 під’єднуються через резистори до індикаторних світлодіодів і свічення світлодіода відповідає наявності логічної “1” на виході регістра), або з допомогою осцилографа в режимі зовнішньої синхронізації (сигнали ТІ подати, крім входу С2, на вхід зовнішньої синхронізації осцилографа). Змінити на входах D0(D3 код з 1000 на 0001 перемиканням відповідних тумблерів. Для даного режиму роботи (паралельний запис другого вхідного коду 0001) заповнити таблицю станів (статичний режим). 3.2 Циклічний зсув вліво (при паралельному запису) З’єднати вхід регістра С1 (вивід 9) із входом С2 (вивід 8) і подати на нього тактові імпульси (ТІ) від генератора одиничних імпульсів (ГОІ) або від генератора періодичних імпульсів (ГПІ). Ввести в регістр код 0100 згідно пунктів 1-3 розділу 3.1, тобто забезпечити Q0=0, Q1=1, Q2=0, Q3=0 Перевірити наявність коду на виході регістра за індикаторними світлодіодами або з допомогою осцилографа. 4. З’єднати вихід Q3 з входом D2, вихід Q2 з входом D1, вихід Q1 з входом D0, а вихід Q0 з входом D3. Це дозволить зсувати дані по регістру вліво.5. 6. Перевірити працездатність регістра в режимі циклічного зсуву вліво, фіксуючи стани розрядів регістра або в ручному режимі за індикаторними світлодіодами (виходи регістра Q0(Q3 під’єднуються через резистори до індикаторних світлодіодів і свічення світлодіода відповідає наявності логічної “1” на виході регістра), або з допомогою осцилографа в режимі зовнішньої синхронізації (сигнали ТІ подати, крім входу С2, на вхід зовнішньої синхронізації осцилографа). 7. Для даного режиму роботи заповнити таблицю станів (статичний режим) і накреслити часові діаграми (динамічний режим). 3.3 Послідовний запис бітів в регістр К155ИР1 (циклічний зсув вправо). Нарисувати схему послідовного запису інформації згідно вимог таблиці 2.1 (V1=DS, V2=0, C1=TІ, С2=* ). В режимі послідовного запису інформації ввести в регістр початкове число 0100 (справа - наймолодший розряд). Від’єднати вхід V1 регістра від схеми вводу початкового числа і приєднати вхід V1 до виходу Q3 (з’єднати виводи 1 та 10 інтегральної схеми К155 ИР1). На вхід синхронізації С1 (вивід 9) подати тактові імпульси (ТІ) від генератора одиничних імпульсів (ГОІ) або від генератора періодичних імпульсів (ГПІ). Перевірити працездатність регістра в режимі послідовного запису по тактах, фіксуючи стани розрядів регістра або в ручному режимі за індикаторними світлодіодами (виходи регістра Q0(Q3 підєднуються через резистори до індикаторних світлодіодів і свічення світлодіода відповідає наявності логічної “1” на виході регістра), або з допомогою осцилографа в режимі зовнішньої синхронізації (сигнали ТІ подати, крім входу С1, на вхід зовнішньої синхронізації осцилографа). Для даного режиму роботи заповнити таблицю станів (статичний режим) і накреслити часові діаграми (динамічний режим). 3.4 Комбінація режимів (використання регістра К155 ИР1 як подільника частоти на 4). Зміст звіту Функціональна схема регістра ИР1. Умовне графічне позначення регістра та його технічні параметри. Таблиця станів регістра. Схема дослідження паралельного запису інформації, а також результати дослідження: а) статичного режиму роботи (таблиця станів регістра); б) динамічного режиму роботи (часові діаграми). Схема дослідження циклічного зсуву інформації вправо, а також результати дослідження: а) статичного режиму роботи (таблиця станів регістра); б) динамічного режиму роботи (часові діаграми). Схема дослідження послідовного запису бітів в регістр (циклічний зсув вправо), а також результати дослідження: а) статичного режиму роботи (таблиця станів регістра); б) динамічного режиму роботи (часові діаграми). Література Бабич М.П., Жуков І.А. Комп’ютерна схемотехніка: Навчальний посібник. –К.: «МК-Прес», 2004.-412 с., іл. Рицар Б.Є. Цифрова техніка. Навчальний посібник.-Київ:УМК ВО,1991.-372 с. Лукащук Л.О. Схемотехніка логічних та послідовнісних схем.- Львів:НУ ЛП, 2004. Медведев Б.Л., Пирогов Л.Г. Практическое пособие по цифровой схемотехнике –М.: Мир,2004.-408 с. ил. Микросхемы ТТЛ. Том 2: Пер. с нем.-М.: ДМК Пресс, 2001.-544 с.: ил. (Справочник). Браммер Ю.А. Импульсные и цифровые устройства: Учеб. для студ. сред. спец. учебн. заведений.- М.: Высш. шк., 2002.-351с Пухальский Г.И., Новосельцева Т.Я. Проектирование дискретных устройств на интегральных микросхемах: Справочник.-М.: Радио и связь, 1990.-304 с. Зубчук В.И. и др. Справочник по цифровой схемотехнике.-К.: Техника, 1990.-448 с. Потемкин И.С. Функциональные узлы цифровой электроники.-М.: Энергоатомиздат, 1988.-320 с. Шило В.Л. Популярные цифровые микросхемы: Справочник.-М.: Радио и связь, 1987.-352 с.: ил. Шило В.Л. Популярные микросхемы КМОП. Справочник. -М.: Аргус, 1993.-64 с. Шило В.Л. Популярные микросхемы ТТЛ. Справочник. -М.: Аргус, 1993.-64 с. Автоматизированные системы управления. Лабораторный практикум по техническим средствам: Учебное пособие для студентов по спец. АСУ; Под редакцией В.Н.Четверикова.-М.: Высш. шк. , 1986.-279с., ил. Усатенко С.Т., Каченюк Т.К., Терехова М.В. Выполнение электрических схем по ЕСКД: Справочник.-М.: Изд-во стандартов, 1989.-325с. Контрольні запитання Яким чином регістр запам’ятовує слова? Як встановити регістр в нуль? Як збільшити розрядність регістра? Чим відрізняється паралельний регістр від послідовного? Що таке парафазний код? Що таке однотактний регістр? Що таке багатотактний регістр? Що краще: однотактний чи багатотактний регістр? В якому коді видається із регістру інформація: в прямому, інверсному, парафазному чи в якомусь іншому? Чи реверсивний регістр може перетворювати послідовний код в паралельний? Скільки тактів потрібно для перетворення 8-ми розрядного паралельного коду в послідовний? На який елементах реалізується регістр? Які тригери краще застосовувати в регістрах: асинхронні чи синхронні? Чи можна на регістрі організувати ділення вхідних імпульсів на певне число? Що таке реверсивний регістр? Що таке двонапрямлений регістр? Як він позначається? Нарисуйте функціональну схему вузла на регістрі ИР1, який буде реалізувати ділення вхідних імпульсів на 8. Скільки треба регістрів, щоб запам’ятати слово АСУ? Які потрібні функціональні схемотехнічні вузли для організціїї регістру і скільки їх треба для того, щоб реалізувати паралельний ввід операнду у 8-ми розрядний регістр? Чому для зсуву операнда вліво в регістрі ИР1 потрібно провести комутацію вхідних та вихідних виводів згідно пункту 3.3? Чому потрібно ввести в осцилограф режим “зовнішня синхронізація” для того , щоб побачити на осцилографі реальні часові діаграми експерименту? Чим відрізняється режим “зовнішня синхронізація” від “внутрішньої синхронізації” при дослідженні регістру? Що таке мікрооперація в регістрі? Які буваються мікроопераціїї в регістрі? Як реалізувати на базі регістру зсуву кільцевий лічильник? Скільки різних слів можна записати у восьмирозрядний регістр? Що означає стрілка на рисунку умовного позначення регістра? Додатки Додаток 1. Інтегральні схеми ТТЛ серій ІС SN74/54 133 155 530 531 533 555 1531 1533 ИР1 95A + + ИР8 164 + + + ИР9 165А + + + ИР10 166А + + ИР11 194 + + + + ИР12 195 + + ИР13 198 + + ИР15 173 + + + ИР16 295В + + + ИР17 DM2504 + + ИР18 Am25S07 + + ИР19 Am25S08 + + ИР20 Am25S09 + + ИР21 350 + + ИР22 373 + + + + + ИР23 374 + + + + + ИР24 299 + + ИР25 395A + + ИР26 670 + + + ИР27 377 + + + ИР28 322 + ИР29 323 + + ИР31 - ИР32 170 + + + + ИР33 573 + ИР34 873 + Додаток 2. Інтегральні схеми КМОН серій ІС MC1 або CD4000 164 176 561 564 1561 ИР1 4006 + ИР2 4015 + + ИР3 - + ИР4 4031 + ИР6 4034 + + ИР9 4035 + + ИР10 4006 + ИР11 4580 + + ИР12 4580 + + ИР13 MM54C905 + Лабораторна робота № 6 Дослідження суматорів. Мета роботи: вивчення принципів побудови комбінаційних суматорів та дослідження їх роботи. ЗАГАЛЬНІ ПОЛОЖЕННЯ 1.1.Комбінаційні суматори. Функціональні вузли, що здійснюють арифметичне підсумовування (додавання) чисел називаються суматорами. У цифровій техніці додавання виконується в основному над двійковими Числами (кодами). Додавання багаторозрядного слова за допомогою суматора здійснюється порозрядно з урахуванням переносу в сусідній старший розряд. Тому при побудові багаторозрядного суматора необхідно врахувати не лише появу переносу в деякому розряді, але й можливість одержання переносу від сусіднього молодшого розряду. Особливістю комбінаційних суматорів є відсутність пристроїв запам’ятовування і тому результат на виході у комбінаційних суматорів зникає зразу після припинення дії вхідних сигналів. Для додавання двійкових чисел можуть застосовуватися як одно-, так і багаторозрядні суматори, сама процедура додавання може здійснюватись або послідовно, починаючи з молодшого розряду, або паралельно, коли всі розряди чисел додаються одночасно. Важливою ознакою паралельного суматора є спосіб організації переносу при додаванні. Розрізняють суматори з послідовним, паралельним та груповим переносом. Як послідовні, так і паралельні суматори будуються на основі комбінаційного однорозрядного суматора, що складається з напівсуматорів. 1.1.1. Напівсуматор. Напівсуматор – це пристрій (рис.1), що має два входи (для доданків a і b) і два виходи(суми S і переносу P), який призначений для додавання за правилами, що наведені в таблиці 1. а) б) Табл.1 a b S P 0 0 0 0 0 1 1 1 1 0 1 0 1 1 0 1 Рис.1 а) Функціональна схема напівсуматора; б) Таблиця станів напівсуматора. Рис.2 Структура схем напівсуматора. З даної таблиці видно, що напівсуматор виконує додавання двох однорозрядних двійкових чисел з формуванням суми і переносу в наступний старший розряд. Формування суми і переносу в напівсуматорі відбувається згідно з виразами: S= a ( b = a ( b; P= a b Відповідно до наведених виразів структура напівсуматора містить два логічні елементи і зображена на рис.2. 1.1.2. Повний суматор. Повний суматор (рис.3) реалізує двох однорозрядних двійкових чисел з врахуванням переносу з молодшого розряду. Тому він має три входи ( ai, bi, Pi ) і два виходи (Si, Pi+1 ). Логіка роботи повного суматора наведена в таблиці 2, де ai, bi – доданки війкових чисел в i-му розряді; Pi, Pi+1 – переноси відповідно з ( i-1)-го розряду в і-ий та з і-го в ( і-1)-ий розряд; Si – сума в і-тому розряді. а) б) табл. 2 ai bi Pi Si Pi+1 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 0 0 1 1 0 1 1 0 1 0 1 1 1 1 1 1 Рис. 3 а) Функціональна схема повного суматора; б) Таблиця станів суматора Згідно з таблицею 2 робота повного суматора двійкових чисел описується такими логічними виразами: ( 1 ) ( 2 ) За виразами ( 1 ), ( 2 ) можна побудувати повний суматор структура якого зображена на рис.4. Рис.4 Структурна схема повного суматора 1.1.3. Паралельні суматори. 1.1.3.1. Паралельний суматор з послідовним переносом. Паралельний суматор з послідовним переносом додає два багаторозрядні числа одночасно з послідовною передачею переносу, як це показано на рис.5. На вході переносу молодшого розряду Р0 установлюють низький потенціал ( Р0= 0 ), бо до нього не поступає перенос. У процесі послідовного проходження переносу в кожному розряді суматора встановлюється кінцеве значення суми. Час спрацювання такого суматора рівний t=n(tсм1, де tсм1 – час спрацювання однорозрядного суматора. Рис.5 Структурна схема паралельного суматора з послідовним переносом 1.1.3.2. Паралельний суматор з паралельним переносом. Для зменшення часу додавання застосовують суматори з паралельним переносом, в яких вхідний перенос кожного розряду вибирається незалежно від переносу сусіднього розряду. Для цього застосовують спеціальні схеми прискореного переносу. Принцип прискореного переносу полягає в тому, що для кожного двійкового і-го розряду додатково утворюються два сигнали: генерації переносу gi =aibi і поширення переносу hi=pi( ai ( bi ) . Сигнал gi виробляється схемою тоді, коли в кожному і-му розряді перенос відбувається внаслідок комбінації доданків аі і bi , а сигнал hi показує – передається отриманий у молодшому розряді сигнал переносу Рі далі чи ні. Процес формування прискореного переносу у паралельному суматорі описується виразом: Pi+1 = gi ( hiPi = gi ( hiPi-1 ( hihi-1Pi-2 ( … ( hihi-1…h2h1P0 ( 2 ) Хоч вираз для переносу дуже складний, з нього очевидно, що біт переносу в довільному розряді суматора принципово може бути сформованим відразу, як тільки визначиться біт переносу в молодшому розряді. Таким чином , за рахунок ускладнення схеми суматора за принципом паралельного переносу досягається більша швидкодія процесу додавання, ніж при послідовному переносі. 1.1.3.3. Паралельний суматор з груповим переносом. Паралельний суматор з груповим переносом складається з n-розрядного суматора, що має k груп , в межах яких формування переносу здійснюється одночасно, без затримки від розряду до розряду. Вхід переносу від молодшої групи є одним з доданків для формування переносу в чергові старші групи. Таким чином затримка формування переносу на виході суматора буде визначатися сумарною затримкою формування переносів у k групах. Порівняно з суматором з паралельним переносом у чистому виді у суматора з груповим переносом досягається більша швидкодія за рахунок паралельного переносу між групами у поєднанні з паралельним переносом всередині групи. Це найбільш швидкодіючі суматори у діапазоні розрядності (n=24(64. 1.2. Чотирьохрозрядний паралельний суматор ( К155ИМ3 ). а) Рис.6 Функціональна схема 4-х розрядного суматора К155ИМ3 а) генератор розрядів суми б) схема прискореного переносу в) умовне зображення мікросхеми Умовне позначення мікросхеми К155ИМ3 і її цокольовка показана на рисунку 7. Суматор працює зі словами як додатньої (високий рівень – одиниця ), так і від’ємної (низький рівень – одиниця ) логіки. Додавання чисел здійснюється згідно рівняння: Cn+20(A0+B0)+21(A1+B1)+22(A2+B2)+23(A3+B3) = 20e0+21e1+22e2+23e3+24Cn+1 ( 3 ) Рис 7. Умовне графічне позначення мікросхеми К155ИМ3 Мікросхема К155ИМ3 є чотирьохрозрядний паралельний сума

Методичні вказівки до лабораторної роботи Архітектура комп'ютерів

01.01.1970 03:01-

Коментарі

Ви не можете залишити коментар. Для цього, будь ласка, або зареєструйтесь.

Ділись своїми роботами та отримуй миттєві бонуси!

Маєш корисні навчальні матеріали, які припадають пилом на твоєму комп'ютері? Розрахункові, лабораторні, практичні чи контрольні роботи — завантажуй їх прямо зараз і одразу отримуй бали на свій рахунок! Заархівуй всі файли в один .zip (до 100 МБ) або завантажуй кожен файл окремо. Внесок у спільноту – це легкий спосіб допомогти іншим та отримати додаткові можливості на сайті. Твої старі роботи можуть приносити тобі нові нагороди!

поділитись

Інформація про навчальний заклад

Інформація про роботу

Частина тексту файла (без зображень, графіків і формул):

Коментарі

Ділись своїми роботами та отримуй миттєві бонуси!

Оголошення від адміністратора

Admin

Вхід на сайт

Поскаржитися на роботу