Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Не вказано
Інформація про роботу
Рік:
2008
Тип роботи:
Лабораторна робота
Предмет:
Комп’ютерна схемотехніка
Група:
КН
Частина тексту файла (без зображень, графіків і формул):
МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ
Національний університет “Львівська політехніка”
Кафедра АСУ
Лабораторні роботи № 9
Дослідження
арифметико-логічних пристроїв
з дисципліни
“Комп’ютерна схемотехніка”
Мета роботи – ознайомлення з принципами побудови та дослідження режимів роботи арифметико-логічних пристроїв.
Загальні положення
Арифметико-логічні пристрої.
Арифметико-логічні пристрої (АЛП) є основною складовою частиною процесорів і призначені для виконання операцій над машинними словами (числами, командами, кодами). Узагальнена структура АЛП показана на рис.1, де СУ – схема управління, Бл.Рг. – блок регістрів, Сх.Контр. – схема контролю, Опер.Бл. – операційний блок.
Рис.1. Узагальнена структура АЛП.
Набір операцій, що виконує АЛП, повинен володіти функціональною повнотою для того, щоб з його допомогою можна було б реалізувати будь-який обчислювальний алгоритм. Мінімальний набір операцій, який забезпечує функціональну повноту, включає всього чотири операції: пересилання, додавання з +1 або -1, умовний перехід за співпаданням слів і безумовний перехід. Для підвищення швидкодії і спрощення програмуваня в більшості випадків в набір операцій вводиться надлишковість. При всій різновидності операцій, які є в сучасних АЛП, до їх складу завжди входять чотири основні арифметичні операції та найважливіші логічні операції. Набір операцій, що виконує АЛП, є важливою його характеристикою.
За способами виконання обчислень АЛП діляться на послідовні, паралельні і послідовно-паралельні. Паралельні АЛП використовуються в основному в швидкодіючих процесорах. Дані АЛП забезпечують високу швидкодію і потребують для своєї реалізації великих апаратних витрат. Значно менших апаратних витрат потребують для своєї реалізації послідовні і послідовно-паралельні АЛП. Дані АЛП використовуються в процесорах з жорсткими вимогами до габаритів і споживаної потужності.
За формою представлення чисел розрізняють АЛП з плаваючою комою, АЛП з фіксованою комою та АЛП, що працюють як з плаваючою так, і з фіксованою комою.
Сучасні АЛП будуються на базі великих інтегральних схем (ВІС). Одним з варіантів реалізації АЛП на ВІС є реалізація його основних функціональних вузлів у вигляді ВІС.
Мікросхема К155ИП3.
Мікросхема К155ИП3 – чотирирозрядна комбінаційна секція операційних блоків АЛП. Вона забезпечує виконання над командами А4, А3, А2, А1 і В4, В3, В2, В1 16 порозрядних логічних операцій і 16 арифметичних операцій. Структура, умовне позначення і нумерація виводів мікросхеми показані відповідно на рис.2, 3а 3б. Для отримання максимальної швидкодії при виконанні арифметичних операцій в мікросхемі К155ИП3 є внутрішня схема прискореного переносу.
Рис.3 а) Умовне графічне позначення; б) нумерація виводів мікросхеми.
Переключення мікросхеми на виконання або логічних, або арифметичних операцій здійснюється сигналом на вході М. Коли на вході М сигнал високого рівня (М=1), то в мікросхемі блокуються міжрозрядні переноси і в залежності від комбінації сигналів на входах S3, S2, S1, S0 може порозрядно виконуватись будь-яка 16 логічних операцій. Якщо на вході М сигнал низького рівня (М=0), то мікросхема в залежності від комбінації сигналів на входах S3, S2, S1, S0 може виконувати з врахування міжрозрядних переносів будь-яку з 16 арифметичних операцій. Сигнал на вході Сn є зовнішнім вхідним переносом для мікросхеми. Цей вхід використовується коли розрядність слів, що обробляються перевищує 4. Результати виконання логічних і арифметичних операцій отримуються на виходах Z4, Z3, Z2, Z1. на виході Cn+4 формується сигнал вихідного переносу (після чотирьох розрядів), який можна використовувати як вхідний для наступної мікросхеми. На виходах G i P формуються функції генерації та передаці переносу, які можуть використовуватись при побудові багаторозрядних швидкодіючих АЛП з використанням мікросхем прискореного переносу. Вихід А=В є виходом компаратора, що здійснює порівняння слів А іВ. При цьому мікросхема працює в режимі віднімання А-В (S3=0, S2=1, S1=1, S0=0). Якщо А=В, то в усіх розрядах вихідного слова будуть нулі, що забезпечить формування на виході А=В лог.1 згідно виразу:
Вихід компаратора (А=В) виконано за схемою з відкритим колектором. Паралельне з’єднання виходів А=В кількох мікросхем К155ИП3 реалізує логічну функцію монтажного ”АБО”. Це дозволяє виконувати порівняння багаторозрядих слів, які обробляються кількома мікросхемами. Повний перелік операцій, що виконуються в мікросхемі К155ИП3 наведено в табл.1. При побудові багаторозрядних АЛП мікросхеми К155ИП3 можуть з’єднуватись послідовно, тобто вихід Cn+4 молодшої тетради з’єднуються з входом Cn наступної тетради і т.д. В цьому випадку на швидкодію виконання арифметичних операцій значно впливає час розповсюдження переносу, який може проходити від молодшого розряду до старшого розряду результату (через всі послідовно з’єднані мікросхеми). Таким чином час додавання (віднімання) багаторозрядних слів в таких АЛП залежить від часу формування переносу мікросхемою і розрядності слів, що обробляються (кількістю послідовно з’єднаних мікросхем К155ИП3).
Для підвищення швидкодії багаторозрядних АЛП разом з мікросхемами К155ИП3 використовуються мікросхеми 155ИП4, що є схемами прискореного міжгрупового переносу. В цих мікросхемах переноси формуються за допомогою функції генерації переносу G та функції передачі переносу Р. Одна мікросхема 155Ип; утворює прискорені переноси для чотирьох мікросхем К155ИП3.
Мікросхема К155ИП3 може працювати як з високими (додатня логіка), так і з низькими (від’ємна логіка) активними логічними рівнями. В залежності від цього міняються знаки інверсії на входах і виходах, а також отримуються різні таблиці відповідності логічних і арифметичних операцій кодам задання операції (див. табл.1).
Табл.1
Номер стану
Код операції
Режим роботи
S3
S2
S1
S0
М=1
логічні операції
М=0
арифметичні операції
додатня логіка
від’ємна логіка
додатня логіка
від’ємна логіка
Сn =1 без переносу
Сn =0 з переносом
Сn =0 без переносу
Сn =1 з переносом
0
0
0
0
0
A
A+1
A-1
A
1
0
0
0
1
AB-1
AB
2
0
0
1
0
()+1
-1
3
0
0
1
1
0
1
-1
0
-1
0
4
0
1
0
0
A+
A+AB+1
A+()
A+()+
+1
5
0
1
0
1
()+
+AB
()+
+AB+1
6
0
1
1
0
A-B-1
A-B
A-B-1
A-B
7
0
1
1
1
-1
+1
8
1
0
0
0
A+AB
A+AB+1
A+()
A+()+
+1
9
1
0
0
1
A+B
A+B+1
A+B
A+B+1
10
1
0
1
0
B
B
()+
+AB
()+
+AB+1
11
1
0
1
1
AB
AB-1
AB
()+1
12
1
1
0
0
1
0
A+A
A+A+1
A+A
A+A+1
13
1
1
0
1
()+A
()+
+A+1
A+AB
A+AB+1
14
1
1
1
0
AB
()+A
()+
+A+1
A+
A++1
15
1
1
1
1
A
A
A-1
A
A
A+1
Порядок виконання роботи.
Ознайомитись з принципами побудови АЛП, структурою, умовними позначеннями і нумерацією виводів мікросхеми К155ИП3.
Отримати від керівника варіант виконання роботи (табл.2).
Нарисувати схему комутації мікросхеми К155ИП3 і К155ИЕ5 в стенді для виконання 1-го, 2-го, 3-го дослідів лабораторної роботи.
Скласти для кожного із 3-ох дослідів таблиці відповідності значень на входах мікросхеми К155ИП3 значенням на виході.
Зібрати схему для проведення першого досліду.
Перевірити за допомогою осцилографа Uж стенду.
Включити стенд.
Задаючи А (В) в межах від 0 до 15 в режимі одиночного запуску лічильника (від кнопки) порівняти значення, що отримані на виходах мікросхеми К155ИП3 з значенням відповідної таблиці.
Підключити вхід лічильника до генератора тактових імпульсів та замалювати осцилограми для виходів Z4, Z3, Z2, Z1.
Зібрати схему для проведення другого досліду.
Виконати п.2.6., 2.7., 2.8., 2.9.
Зібрати схему для проведення третього досліду.
Виконати п.2.6., 2.7.
Задаючи S в межах від 0 до 15 в режимі одиночного запуску лічильника (від кнопки) порівняти значення, що отримані на виходах мікросхеми з значенням з відповідної таблиці.
Підключити вхід лічильника до генератора тактових імпульсів та замалювати осцилограми для виходів Z4, Z3, Z2, Z1.
Табл.2
N варіанту
N досліду
Значення A
Значення B
Значення S
Значення Cn
Режим роботи
Активні логічні рівні
1
1
2
3
A=1...15
1010
1101
1011
B=0...15
1010
0100
0110
S=0...15
-
0
0
M=1
M=0
M=0
H
B
B
2
1
2
3
A=1...15
1100
1000
1100
B=0...15
1111
0110
1101
S=0...15
-
1
0
M=1
M=0
M=0
H
B
B
3
1
2
3
0101
A=1...15
0001
B=0...15
0110
1110
0001
1000
S=0...15
-
0
0
M=1
M=0
M=0
H
B
B
4
1
2
3
A=1...15
1110
0010
1110
B=0...15
1001
1110
1110
S=0...15
-
0
0
M=1
M=0
M=0
H
B
B
5
1
2
3
0111
A=1...15
1101
S=0...15
1001
0111
1010
1001
S=0...15
-
1
0
M=1
M=0
M=0
H
B
B
6
1
2
3
0101
A=1...15
1001
B=0...15
1110
0111
1010
0110
S=0...15
-
0
0
M=1
M=0
M=0
H
B
B
7
1
2
3
1100
A=1...15
1100
B=0...15
1001
0011
1011
1000
S=0...15
-
0
0
M=1
M=0
M=0
H
B
B
Індивідуальне завдання
Варіант (19) 4
Перший дослід (M = 1, логічний рівень низький)
A
B
S
Z
0101
0000
0001
1111
0101
0001
0001
1110
0101
0010
0001
1111
0101
0011
0001
1110
0101
0100
0001
1011
0101
0101
0001
1010
0101
0110
0001
1011
0101
0111
0001
1010
0101
1000
0001
1111
0101
1001
0001
1110
0101
1010
0001
1111
0101
1011
0001
1110
0101
1100
0001
1011
0101
1101
0001
1010
0101
1110
0001
1011
0101
1111
0001
1010
Другий дослід (M = 0, Сn = 0, логічний рівень високий)
A+AB+1
A
B
S
Z
0001
0110
1000
0010
0010
0110
1000
0101
0011
0110
1000
0110
0100
0110
1000
1001
0101
0110
1000
1010
0110
0110
1000
1101
0111
0110
1000
1110
1000
0110
1000
1001
1001
0110
1000
1010
1010
0110
1000
1101
1011
0110
1000
1110
1100
0110
1000
0001
1101
0110
1000
0010
1110
0110
1000
0100
1111
0110
1000
0110
Третій дослід (M = 0, Сn = 0, логічний рівень високий)
A
B
S
Z
0001
1110
0000
0010
0001
1110
0001
0000
0001
1110
0010
0010
0001
1110
0011
0000
0001
1110
0100
0010
0001
1110
0101
0001
0001
1110
0110
0011
0001
1110
0111
1111
0001
1110
1000
0010
0001
1110
1001
0001
0001
1110
1010
0010
0001
1110
1011
0000
0001
1110
1100
0011
0001
1110
1101
0001
0001
1110
1110
0011
0001
1110
1111
0001
Висновок
В результаті виконання лабораторної роботи, я ознайомився з принципами побудови та дослідив режими роботи арифметико-логічних пристроїв
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора