Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Інформація про навчальний заклад
ВУЗ:
Інші
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Не вказано
Інформація про роботу
Рік:
1998
Тип роботи:
Лекція
Предмет:
Електронні обчислювальні машини
Частина тексту файла (без зображень, графіків і формул):
МІНОСВІТИ УКРАЇНИ
Державний університет “Львівська політехніка”
“ЗАТВЕРДЖУЮ”
Голова методичної комісії базового напрямку
________________________
“__” _____________1998 р.
РОБОЧА ПРОГРАМА КУРСУ
СИСТЕМНА АРХІТЕКТУРА ПРОЦЕСОРІВ І КОМП’ЮТЕРІВ
Для магістрів спеціальності 7.091502 “Системне і проблемне програмне забезпечення”
Кафедра ЕЛЕКТРОННІ ОБЧИСЛЮВАЛЬНІ МАШИНИ
Курс
шостий
Семестр
11
Лекцій
36
годин
Практичних занять
18
годин
Лабораторних занять
18
годин
Самостійних занять
36
годин
Всього
108
годин
ЛЬВІВ-1998
Робочу програму склав к.т.н., доцент Троценко В.В.
28 серпня 1998 року ________________________ В.В. Троценко
Редакція 1.0.
Робочу програму обговорено та схвалено на засіданні кафедри
ЕЛЕКТРОННИХ ОБЧИСЛЮВАЛЬНИХ МАШИН
Протокол № від 31 серпня 1998 року.
Завідувач кафедри ЕОМ професор д.т.н. Мельник А.О.
Робочу програму обговорено та схвалено на засіданні методичної комісії базового напрямку “Комп’ютерна інженерія”
Протокол № від “ “ ________________ 1998 року.
1. Мета та завдання дисципліни, її місце в навчальному процесі
1.1. Мета викладання дисципліни
Забезпечити належний рівень теоретичної і практичної підготовки магістрів по спеціальності “Системне і проблемне програмне забезпечення”.
1.2. Завдання вивчення дисципліни
Прищепити знання та навичкі розробки проблемного та системного програмного продукту, що вимагає точного припасування до системної архітектури процесорів і комп’ютерів.
1.3. Перелік дисциплін, шо вимагають попереднього вивчення
Усі дисципліни програми підготовки спеціаліста з даної спеціальності.
2. ЗМІСТ ДИСЦИПЛІНИ
2.1. ЛЕКЦІЙНІ ЗАНЯТТЯ
Номер
Семестр
Назви тем та їхнє вмістиме
К-сть
годин
1
11
Предмет і задачі курсу. Вступ до стстемної архітектури процесорів та комп’ютерів.Термінологія родини процесорів Р6.
2
ТЕМА 1. Огляд системної архітектури
2
11
Глобальні та локальні дескрипторні таблиці. Системні сегменти, ситемні дескриптори та шлюзи. Сегменти стану задачі. Керування перериваннями та виключеннями. Керування пам’яттю. Системні регістри та інші системні ресурси.
2
ÒÅÌÀ 2. Моди операцій, системні прапорці, регістри керування пам’яттю та керуючі регістри. Системні інструкції
3
11
Регістри GDTR, LDTR, IDTR, TR I CPUID.
Системні інструкції
2
ТЕМА 3. Віртуальна пам’ять, сторінки
4
11
Опції, таблиці та директорії сторінок. Базові адреси, входи сторінкових директорій та таблиць. Буфер трансляції TLBS. Розширення фізичних адрес. Проекція сегментів на сторінки.
2
ÒÅÌÀ 4. Ñèñòåìíèé çàõèñò
5
11
Дозвіл та заборона сегментів. Поля та прапорці захисту сегментів та сторінок. Рівні привілеїв та їх перевірка. Комбінування сегментного та сторінкового захистів.
2
ÒÅÌÀ 5. Îãëÿä ïåðåðèâàíü òà âèêëþ÷åíü
6
11
Джерела переривань та виключень – зовнішні, масковані та програмні. Вектори переривань та виключень. Немасковане переривання. Дозвіл та заборона переривань. Пріоритети переривань та виключень. Таблиця опису переривань. Коди помилок.
2
ÒÅÌÀ 6. Êåðóâàííÿ çàäà÷àìè
7
11
Структури даних при керуванні задачами. Перемкнення задач. Зв’язування задач. Адресувальний простір задач.
2
ÒÅÌÀ 7. Êåðóâàííÿ ìóëüòèïðîöåñîðîì
8
11
Защіплювання атомарних операцій. Впорядкування пам’яті. Серіалізація інструкцій. Покращений програмно-керований контролер переривань APIC. Протокол ініціалізації дуального та мультипроцесора.
2
ТЕМА 8. Керування процесором та його ініціалізація
9
11
Огляд ініціалізації. Ініціалізація FPU. Дозвіл роботи кеша. Регістри, що залежать від моделі, та рангові регістри пам’яті (MSRS, MTRRS). Інсталяція програмного забезпечення в реальному і захищеному режимах. Приклад перемкнення ініціалізації та режимів.
2
Ðîçä³ë 9. Êåðóâàííÿ êåøåì
10
11
Внутрішній кеш, TLBS, буфери. Термінологія кеша. Методи дозволу роботи кеша. Протокол керування кешем. Керування кешем, інструкції. Самомодифіковані коди. Неявне кешування в Р6. Проголошення недійсним TLBS. Регістри MTRRS.
2
ТЕМА 10. ММХ технологія програмування
11
11
Емуляція множини ММХ інструкцій. Стан ММХ та злиття ММХ регістрів. Спроможність контекстного перемкнення регістрів в залежності від задачі. Виключення при виконанні ММХ інструкцій. Налаштування ММХ програм.
2
ÒÅÌÀ 11. Ðåæèìè ñèòåìíîãî êåðóâàííÿ
12
11
Переривання системного керування SMI. Перемкнення поміж SMM та іншими операційними модами. Ситемне керування пам’яттю SMRAM. Виключення та переривання з SMM. Керування NMI в режимі SMM. Збереження стану FPU в SMM. Рестартування машини після призупинки. Рестартування інструкцій уводу-виводу. Принципи реалізації системного керування в мультипроцесорі.
2
ТЕМА 12. Архітектура системи тестування машин.
13
11
Виключення у системі машинного контролю для процесорів Pentium. Глобальність системи машинного контролю. Регістровий банк повідомлення про помилки. Ініціалізація та увімкнення системи машинного контролю.
2
ÒÅÌÀ 13. Îïòèì³çàö³ÿ êîä³â
14
11
Основні принципи оптимізації. Оптимізація передбачення переходів. Зменшення залежних від регістровів призупинок конвейєра в Р6. Правила вирівнювання. Огляд методів диспетчеризації потоку інструкцій. Попарне виконання інструкцій в процесорах PENTIUM, основні правила та методи. Оптимізація використання конвейєризації. Оптимізація звернень до пам’яті.
2
ТЕМА 14. Налагодження програм та спостереження за продуктивністю.
15
11
Регістри системи налагодження програм. Виключення налагодження. Фіксація останнього переходу, переривання та виключення. Апаратура системи спостереження за продуктивністю.
2
ÒÅÌÀ 15. Åìóëÿö³ÿ 8086
16
11
Режим реального адресування. Режим віртуального 8086. Переривання та виключення у віртуальній 8086-моді. Захищений режим віртуального переривання.
2
ТЕМА 16. Змішування 16 та 32-х бітових кодів.
17
11
Означення 16 та 32-х бітових програм. Сумісне використання кодових сегментів. Перенаправлення керування з кодових сегментів фіксованого розміру.
2
ТЕМА 17. Архітектури, що сумісні з архітектурою InTel
18
11
Родини та категорії InTel-архітектури. Нові інструкції PENTIUM та майбутніх процесорів. Застарілі інструкції. Нові флагові регістри. Операції із стеком. Сумісність з архітектурою FPU. Залежні від моделі виключення в InTel архітектурі.
2
2.2. ПРАКТИЧНІ ЗАНЯТТЯ
Номер
Семестр
Назва заняття
К-сть
год
1
11
Події при спостереженні продуктивності
2
2
Специфічні до моделі процесора регістри
2
3
Первинна послідовність стартових подій в процесорі
2
4
Вторинна послідовність подій при старті
2
5
Приклад стартової послідовності дуального процесора
2
6
Приклад стартової послідовності
мультипроцесора
2
7
Програмування входів LINT0 I LINT1
2
8
Константи програмування LINT0 i LINT1
2
9
Програмна процедура для виводів LINT) I LINT1
2
2.3. ЛАБОРАТОРНІ ЗАНЯТТЯ
Номер
Семестр
Назва лабораторної роботи
К-сть
год
1
11
Вступ до лабораторних робіт
2
2
Ідентифікація центрального процесора
4
3
Програмування ММХ
4
4
Програми мультимедіа з ММХ
4
5
Обробка сигналів з використанням ММХ
4
2.4. САМОСТІЙНА РОБОТА
Підготовка до практичних, лабораторних робіт і до складання екзамену
36
3. Навчально-методичні матеріали
3.1. Intel Architecture. Software Developer”s Manual. Vol. 3. System Programming Guide. – Intel Corporation, Santa Clara, CA. 1997.
3.2. Виктор Тосс. Visual C++. Енциклопедия пользователя: Пер. С англ. – К.: Издательство “ДиаСофт”, 1998. – 688 с.
3.3. INTERNET URL www.intel.com, www.amd.com, www.ibm.com.
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора