Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Симуляція на функціональному рівні.
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Електронні обчислювальні машини
Інформація про роботу
Рік:
2004
Тип роботи:
Лабораторна робота
Предмет:
Проектуванння периферійних комп’ютерних мікросистем
Група:
СКС-5
Частина тексту файла (без зображень, графіків і формул):
Міністерство освіти і науки України
Національний університет „Львівська політехніка”
Кафедра ЕОМ
Лабораторна робота №1
„Симуляція на функціональному рівні”
Виконав
студент групи СКС-5
Львів-2004
1.Мета роботи: створення та перевірка функціональної VHDL-моделі кристалу.
2.Теоретична частина:
Проектування кристалу починається з його функціонального опису на мові VHDL. Отже, за допомогою текстового редактора створюється файл, в якому описується VHDL-модель майбутнього кристалу. Часові затримки не вказуються - це, так звана, функціональна часово-незалежна VHDL-модель.
На цьому етапі також створюється файл з тестовими наборами для перевірки правильності роботи описаної моделі. Цей файл можна створити за допомогою текстового редактора, або за допомогою спеціальної програми-генератора GENPAT. Далі за допомогою VHDL-симулятора ASIMUT перевіряється робота тестових наборів на функціональній VHDL-моделі проектованого кристалу. При наявності помилок слід перевірити правильність моделі та тестових наборів.
3.Послідовність виконання роботи:
1. Зареєструватись з термiналу в системi.
2. Ознайомитись з прикладом симуляції на функціональному рівні чотирирозрядного накопичувального суматора.
3. Отримати та виконати iндивiдуальне завдання.
4. Оформити та захистити у викладача звіт про лабораторну роботу.
4.Функціональний VHDL-опис схеми лічильника К155ИЕ5:
ENTITY ie5 IS
PORT(
d_in:IN BIT_VECTOR(0 TO 7);
ker:IN BIT_VECTOR(0 TO 1);
so:OUT BIT_VECTOR(0 to 1);
vdd,vss:IN BIT
);
END ie5;
ARCHITECTURE functional OF ie5 IS
Signal a: BIT;
BEGIN
a<= d_in(0) XOR d_in(1) XOR d_in(2) XOR d_in(3) XOR d_in(4) XOR d_in(5) XOR d_in(6) XOR d_in(7);
so(0)<=(ker(0) AND (NOT a))OR(ker(1) AND a);
so(1)<=(ker(1) AND (NOT a))OR(ker(0) AND a);
END;
5.Файл з тестовими наборами:
IN vdd;
IN vss;
IN ker(0 TO 1);
IN d_out(0 TO 7);
OUT so(0 TO 1);
pat_1: 1 0 01 00010000 ?10;
pat_2: 1 0 01 00110011 ?01;
pat_3: 1 0 10 01011000 ?01;
pat_4: 1 0 10 00000000 ?10;
6.Висновок: на лабораторній роботі створив та перевірив функціональну VHDL-модель кристалу на основі заданої схеми лічильника К155ИE5.
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора