Синтез простого пристрою за допомогою пакету Foundation Series 3.1 фірми Xilinx.. Лабораторна робота з Теорія і проектування комп’ютерних систем та мереж. Робота № 200960

Перехід до торгівельного партнера Binance

Синтез простого пристрою за допомогою пакету Foundation Series 3.1 фірми Xilinx.

Інформація про навчальний заклад

ВУЗ:

Національний університет Львівська політехніка

Інститут:

Не вказано

Факультет:

Не вказано

Кафедра:

Електронні обчислювальні машини

Інформація про роботу

Рік:

2004

Тип роботи:

Лабораторна робота

Предмет:

Теорія і проектування комп’ютерних систем та мереж

Група:

КСМ-5

Завантажити

Частина тексту файла (без зображень, графіків і формул):

МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ “ЛЬВІВСЬКА ПОЛІТЕХНІКА” Кафедра ЕОМ Теорія і проектування комп’ютерних систем. Звіт по лабораторній роботі №5. “Синтез простого пристрою за допомогою пакету Foundation Series 3.1 фірми Xilinx.” Виконав: студент групи КСМ - 5 ЛЬВІВ – 2004 Мета роботи: Використовуючи файли з ALU.ncf та ALU.xnf з попередньої лабораторної роботи синтезувати Спеціалізовану Велику Інтегральну Схему (СВІС) на основі Програмованих Логічних Інтегральних Схем (ПЛІС) фірми Xilinx. Затрати обладнання ( Map Report). Device utilization summary: Number of External IOBs 37 out of 192 19% Flops: 0 Latches: 0 Number of Global Buffer IOBs 1 out of 8 12% Flops: 0 Latches: 0 Number of CLBs 19 out of 576 3% Total Latches: 0 out of 1152 0% Total CLB Flops: 36 out of 1152 3% 4 input LUTs: 12 out of 1152 1% 3 input LUTs: 12 out of 576 2% Number of BUFGLSs 1 out of 8 12% Оцінка затримки сигналів на комбінаційних схемах всередині ПЛІС (Post Layout Timing Report). Design statistics: Minimum period: 5.197ns (Maximum frequency: 192.419MHz) Minimum input arrival time before clock: 1.640ns Minimum output required time after clock: 7.931ns Висновок: Виконуючи дану лабораторну роботу я синтезував Спеціалізовану Велику Інтегральну Схему (СВІС) на основі Програмованих Логічних Інтегральних Схем (ПЛІС) фірми Xilinx а також виписав результати затрат обладнання та затримки сигналів .

Лабораторна робота Теорія і проектування комп’ютерних систем та мереж

01.01.1970 03:01-

Коментарі

Ви не можете залишити коментар. Для цього, будь ласка, або зареєструйтесь.

Ділись своїми роботами та отримуй миттєві бонуси!

Маєш корисні навчальні матеріали, які припадають пилом на твоєму комп'ютері? Розрахункові, лабораторні, практичні чи контрольні роботи — завантажуй їх прямо зараз і одразу отримуй бали на свій рахунок! Заархівуй всі файли в один .zip (до 100 МБ) або завантажуй кожен файл окремо. Внесок у спільноту – це легкий спосіб допомогти іншим та отримати додаткові можливості на сайті. Твої старі роботи можуть приносити тобі нові нагороди!

поділитись