Методичні вказівки з Комп’ютерна схемотехніка. Робота № 202705

Інформація про навчальний заклад

ВУЗ:

Національний університет Львівська політехніка

Інститут:

Не вказано

Факультет:

Не вказано

Кафедра:

Електронні обчислювальні машини

Інформація про роботу

Рік:

2006

Тип роботи:

Методичні вказівки

Предмет:

Комп’ютерна схемотехніка

Завантажити

Частина тексту файла (без зображень, графіків і формул):

Міністерство освіти та науки України Національний університет “Львівська політехніка” Методичні вказівки до циклу лабораторних робіт з курсу “Комп’ютерна схемотехніка” (Частина I) для підготовки студентів напрямку 6.0915 “Комп’ютерна інженерія” Затверджено на засіданні кафедри “Електронні обчислювальні машини” Протокол № __ від __________2006 р. Львів, 2006 УДК 681.3 Методичні вказівки до циклу лабораторних робіт з курсу “Комп’ютерна схемотехніка” (частина I) для підготовки студентів напрямку “Комп’ютерна інженерія” / Укл. Лавров Г.М., Міюшкович Є.Г., Хомич С.В. – Львів: Видавництво НУ “Львівська політехніка”, 2006 – 42 с. Збірник містить методичні вказівки з 7 лабораторних робіт. У збірник увійшли лабораторні роботи: “Дослідження ІС ТТЛ (ТТЛШ) групи ЛА”, “Дослідження ІС ТТЛ (ТТЛШ) груп ЛР і ЛД”, “Дослідження ІС ТТЛ (ТТЛШ) груп ЛЕ і ЛП”, “Дослідження схем кільцевого генератора та формувачів коротких імпульсів на елементах ТТЛ (ТТЛШ) серій”, “Дослідження схем RS-тригерів на елементах ТТЛ (ТТЛШ) серій”, “Дослідження універсальних D та JK тригерів ТТЛ (ТТЛШ) серій”, “Дослідження лічильників на основі ІС універсальних D та JK тригерів ТТЛ (ТТЛШ) серій”. Укладачі: Лавров Г.М., канд. техн. наук, доц. Міюшкович Є.Г., асист. Хомич С.В., ст. викл. Рецензент: Вітер Ю.С., канд. техн. наук, доц. Відповідальний за випуск: Мельник А.О., д-р техн. наук, проф. Зміст TOC \o "1-3" Лабораторна робота № 1 Дослідження ІС ТТЛ (ТТЛШ) групи ЛА. PAGEREF _Toc468992958 \h 4 Лабораторна робота № 2 Дослідження ІС ТТЛ (ТТЛШ) груп ЛР і ЛД. PAGEREF _Toc468992959 \h 8 Лабораторна робота № 3 Дослідження ІС ТТЛ (ТТЛШ) груп ЛЕ і ЛП. PAGEREF _Toc468992960 \h 13 Лабораторна робота № 4 Дослідження схем кільцевого генератора та формувачів коротких імпульсів на елементах ТТЛ (ТТЛШ) серій. PAGEREF _Toc468992961 \h 19 Лабораторна робота № 5 Дослідження схем RS-тригерів на елементах ТТЛ (ТТЛШ) серій. PAGEREF _Toc468992962 \h 23 Лабораторна робота № 6 Дослідження універсальних D та JK тригерів ТТЛ (ТТЛШ) серій. PAGEREF _Toc468992963 \h 29 Лабораторна робота № 7 Дослідження лічильників на основі ІС універсальних D та JK тригерів ТТЛ (ТТЛШ) серій. PAGEREF _Toc468992964 \h 36 Література PAGEREF _Toc468992965 \h 42 Лабораторна робота № 1Дослідження ІС ТТЛ (ТТЛШ) групи ЛА. Мета роботи: вивчення та практичне засвоєння інтегральних мікросхем ТТЛ (ТТЛШ) групи ЛА, контролювання їх роботи за допомогою стенда та осцилоскопа. Вимоги до підготовки студентів. Перед початком виконання лабораторної роботи студент повинен знати: роботу стенду; принципи роботи мікросхем, що досліджуються, та їх основні параметри; монтажні схеми включення мікросхем, що досліджуються. Студент допускається до лабораторної роботи тільки за умови виконання ним усіх вище перелічених вимог та відповідної підготовки оформлення звіту. Загальні відомості. Базовим елементом логіки ІС ТТЛ-серій є елемент 4І-НЕ (рис.1.1). Схема містить три основних каскади: вхідний каскад на транзисторі VT1, який реалізує функцію кон’юнкції на 4 входи, фазорозділюючий каскад на транзисторі VT2 та вихідний каскад на транзисторах VT4, VT5. Рис.1.1. Принципова схема базового елементу логіки серії К155. Вхідний каскад працює наступним чином. Коли на всі входи X1..X4 елементу будуть одночасно подані напруги високого рівня (лог.1), струм через резистор R1 буде протікати через перехід база-колектор транзистора VT1 в базу транзистора VT2, при цьому на колекторі транзистора VT1 буде високий рівень напруги. Якщо хоча би на один з входів буде подана напруга низького рівня (лог.0), то струм через резистор R1 буде витікати із схеми через перехід база-емітер транзистора VT1 і на колекторі VT1 встановиться низький рівень наруги. До всіх виходів вхідного каскаду підключені демпферні діоди VD1..VD4, які обмежують імпульси напруги завади від’ємної полярності. Фазорозділюючий каскад виконаний на транзисторі VT2, в коло емітера якого включена ланка корекції R2, R4, VT3, яка покращує передавальну характеристику і завадостійкість схеми. Коли транзистор VT1 пропускає в базу транзистора VT2 струм, напруга на емітері VT2 може зрости тільки до значення UБЕ транзистора VT5. Коли транзистор VT1 не пропускає струм в базу транзистора VT2, через резистор R3 і коло R2, R4, VT3 протікає тільки струм витоку, тому напруга на емітері транзистора VT2 близька до 0, а на колекторі – до напруги 4В. Вихідний каскад містить транзистори VT4, VT5 та діод VD5. Якщо хоча би на один з входів схеми поданий лог.0, то транзистори VT2, VT3 та VT5 закриті. Через резистор R3 протікає струм витоку транзистора VT2 і базовий струм транзистора VT4, тому напруга на колекторі транзистора VT2 буде близька до напруги +4В, а напруга на виході схеми буде нижче напруги колектора транзистора VT2 на величину UVD5+UБЕ-VT4. Якщо на всі входи схеми подані лог.1, транзистори VT2, VT3 і VT5 відкриті і вихідна напруга рівна напрузі колектор-емітер насиченого транзистора VT5 (практично від 0 до 0.4 В). Мікросхеми ЛА1..ЛА4 містять елементи логіки nІ-НЕ і функціонально відрізняються за кількістю входів елементів n та кількістю елементів в корпусі. В табл.1.1 наведено основні параметри мікросхем ЛА1..ЛА4 різних серій ТТЛ і ТТЛШ – середня споживана потужність (Pсер) та середня затримка (tсер). Таблиця 1.1 На рис.1.2 наведені умовні графічні позначення цих мікросхем. Рис.1.2. Умовні графічні позначення мікросхем ЛА1..ЛА4. В лабораторній роботі досліджується елемент логіки мікросхеми ЛА4 в статичному та динамічному режимах. На рис.1.3 наведено монтажну схему включення елементу ЛА4 в статичному режимі, а в табл.1.2 – таблицю істинності цього елементу. Входи елементу підключаються до розрядів регістра бітів стенду (RB1…RB3), а вихід – до одного з розрядів індикатора бітів (IB1). Рис.1.3. Монтажна схема включення елементу логіки ЛА4 для дослідження в статичному режимі. Таблиця 1.2 Монтажна схема включення елементу в динамічному режимі наведена на рис.1.4(а), а часова діаграма вхідних та вихідних сигналів – на рис.1.4(б). Входи елементу підключаються до виходів подільника частоти стенду (F/2, F/4, F/8), на вхід якого (F) подаються прямокутні імпульси (меандр) з частотою 8 кГц (8kHz). Крім того, сигнали з входів та з виходу елементу подаються на входи 8-канального комутатора (1K…5K). Вихід комутатора (Out) підключається до першого каналу осцилоскопа (Osc1). Синхронізація осцилоскопа (Sync) здійснюється по сигналу F/8. Рис.1.4. Монтажна схема включення елементу логіки ЛА4 для дослідження в динамічному режимі (а) і часові діаграми вхідних та вихідних сигналів (б). Порядок виконання лабораторної роботи. Увімкнути живлення осцилоскопа та стенда. Скласти на стенді монтажну схему включення елементу логіки ЛА4 для дослідження в статичному режимі (рис.1.3). Змінюючи стани входів елементу за допомогою регістра бітів, спостерігати на індикаторі бітів відповідність вихідних станів схеми таблиці істинності (табл.1.2). Скласти на стенді монтажну схему включення елементу логіки ЛА4 для дослідження в динамічному режимі (рис.1.4(а)). Спостерігати на екрані осцилоскопа часові діаграми вхідних та вихідних сигналів елементу, порівняти їх із наведеними на рис.1.4(б). Повторити п.4 та п.5 з урахуванням індивідуального завдання (табл.1.3). Продемонструвати результати досліджень викладачу. Вимкнути живлення осцилоскопа та стенда. Зміст звіту. Принципова схема елемента мікросхеми ТТЛ типу К155ЛА4. Умовні графічні позначення досліджуваних мікросхем та їх основні технічні характеристики. Таблиця істинності елементу логіки мікросхеми ЛА4. Монтажні схеми включення на лабораторному стенді. Часові діаграми вхідних та вихідних сигналів. Висновки. Контрольні питання. Функціональний склад мікросхем групи ЛА. Принцип дії базового елементу логіки серії К155ЛА1. Робота стенда та осцилоскопа. Індивідуальні завдання. Варіанти індивідуальних завдань наведені в табл.1.3. Номер варіанта визначається порядковим номером студента в журналі обліку відвідування групи (підгрупи). Позначення /(Х) слід розуміти як «інверсія від Х». Таблиця 1.3 Лабораторна робота № 2Дослідження ІС ТТЛ (ТТЛШ) груп ЛР і ЛД. Мета роботи: вивчення та практичне засвоєння інтегральних мікросхем ТТЛ (ТТЛШ) груп ЛР та ЛД, контролювання їх роботи за допомогою стенда та осцилоскопа. Вимоги до підготовки студентів. Перед початком виконання лабораторної роботи студент повинен знати: роботу стенду; принципи роботи мікросхем, що досліджуються, та їх основні параметри; монтажні схеми включення мікросхем, що досліджуються. Студент допускається до лабораторної роботи тільки за умови виконання ним усіх вище перелічених вимог та відповідної підготовки оформлення звіту. Загальні відомості. На рис.2.1 наведена принципова схема елемента логіки І-ЧИ-НЕ мікросхеми ЛР1 серії К155. Логічна функція І виконується багатоемітерними транзисторами VT1, VT2, так само, як в елементах групи ЛА. Функція ЧИ реалізується включеними паралельно транзисторами VT3 і VT4. Якщо хоча би один з них відкритий, через резистори R3, R4 та транзистор VT5 протікає струм, який створює для транзистора VT6 запираючий, а для VT7 – відпираючий потенціал на базі, і на виході елемента встановлюється рівень лог.0. Якщо ж VT3 і VT4 одночасно закриті, на виході встановлюється рівень лог.1. Схема має також виводи K і E, які можна використовувати для підключення додаткових зовнішніх схем, що розширюють логічні можливості елемента. Рис.2.1. Принципова схема елементу логіки ІС ЛР1 серії К155. На рис.2.2 наведена принципова схема елементу розширення ЛД1 серії К155. Такі елементи в схемах самостійно не використовуються, а встановлюються разом з елементами типу ЛР. Транзистор VT1 реалізує функцію І, а колектор (K) та емітер (E) транзистора VT2 підключаються до відповідних входів елементу ЛР. На рис.2.3 наведені умовні графічні позначення мікросхем ЛР та ЛД, а в табл.2.1 – основні параметри мікросхем ЛР та ЛД різних серій ТТЛ (ТТЛШ) – середня споживана потужність (Pсер) та середня затримка (tсер). Рис.2.2. Принципова схема елементу розширення ІС ЛД1 серії К155. Таблиця 2.1 Рис.2.3. Умовні графічні позначення мікросхем ЛР та ЛД. В лабораторній роботі досліджується мікросхема ЛР1 в статичному та динамічному режимах. На рис.2.4 наведено монтажну схему включення елементу мікросхеми ЛР1 для дослідження в статичному режимі, а в табл.2.2 – таблицю істинності цього елементу. Входи елементу підключаються до розрядів регістра бітів стенду (RB1…RB4), а вихід – до одного з розрядів індикатора бітів (IB1). Рис.2.4. Монтажна схема включення елементу ЛР1 для дослідження в статичному режимі. Таблиця 2.2 Монтажна схема включення елементу ЛР1 для дослідження в динамічному режимі наведена на рис.2.5(а), а часові діаграми вхідних та вихідних сигналів – на рис.2.5(б). Входи елементу підключаються до виходів подільника частоти стенду (F/2, F/4, F/8, F/16), на вхід якого (F) подаються прямокутні імпульси (меандр) з частотою 8 кГц (8kHz). Крім того, сигнали з входів та з виходу елементу подаються на входи 8-канального комутатора (1K…6K). Вихід комутатора (Out) підключається до першого каналу осцилоскопа (Osc1). Синхронізація осцилоскопа (Sync) здійснюється по сигналу F/16. Рис.2.5. Монтажна схема включення елементу ЛР1 для дослідження в динамічному режимі (а) і часові діаграми вхідних та вихідних сигналів (б). На рис.2.6(а) наведено монтажну схему для дослідження однорозрядного мультиплексора, реалізованого на мікросхемі ЛР1. Перший елемент мікросхеми використовується в якості керованого комутатора сигналів F/2 і F/4, а другий – в якості інвертора керуючого сигналу. Керування мультиплексором здійснюється за допомогою розряду регістра бітів (RB1). Часові діаграми вхідних та вихідних сигналів мультиплексора при RB1=1 та RB1=0 наведено на рис.2.6(б). Рис.2.6. Монтажна схема для дослідження однорозрядного мультиплексора на основі ІС ЛР1 (а) і часові діаграми вхідних та вихідних сигналів (б). Порядок виконання лабораторної роботи. Увімкнути живлення осцилоскопа та стенда. Скласти на стенді монтажну схему включення елементу логіки ЛР1 для дослідження в статичному режимі (рис.2.4). Змінюючи стани входів елементу за допомогою регістра бітів, спостерігати на індикаторі бітів відповідність вихідних станів схеми таблиці істинності (табл.2.2). Скласти на стенді монтажну схему включення елементу логіки ЛР1 для дослідження в динамічному режимі (рис.2.5(а)). Спостерігати на екрані осцилоскопа часові діаграми вхідних та вихідних сигналів елементу, порівняти їх із рис.2.5(б). Повторити п.4 та п.5 з урахуванням індивідуального завдання (табл.2.3). Скласти на стенді монтажну схему для дослідження однорозрядного мультиплексора на мікросхемі ЛР1 (рис.2.6(а)). Спостерігати на екрані осцилоскопа часові діаграми вхідних та вихідних сигналів мультиплексора при значеннях керуючого сигналу 1 та 0, порівняти їх із рис.2.6(б). Вимкнути живлення осцилоскопа і стенда. Зміст звіту. Принципові схеми елементів логіки мікросхем ЛР1 та ЛД1 серії К155. Умовні графічні позначення досліджуваних мікросхем та їх основні технічні характеристики. Таблиця істинності елементу логіки мікросхеми ЛР1. Монтажні схеми включення на лабораторному стенді. Часові діаграми вхідних та вихідних сигналів. Висновки. Контрольні питання. Функціональний склад мікросхем груп ЛР і ЛД. Принципи дії елементів логіки мікросхем ЛР1 та ЛД1. Робота стенду. Індивідуальні завдання. Варіанти індивідуальних завдань наведені в табл.2.3. Номер варіанта визначається порядковим номером студента в журналі обліку відвідування групи (підгрупи). Таблиця 2.3 Лабораторна робота № 3Дослідження ІС ТТЛ (ТТЛШ) груп ЛЕ і ЛП. Мета роботи: вивчення та практичне засвоєння інтегральних мікросхем ТТЛ (ТТЛШ) ЛЕ1, ЛЕ4 та ЛП5, контролювання їх роботи за допомогою стенда та осцилоскопа. Вимоги до підготовки студентів. Перед початком виконання лабораторної роботи студент повинен знати: роботу стенду; принципи роботи мікросхем, що досліджуються, та їх основні параметри; монтажні схеми включення мікросхем, що досліджуються. Студент допускається до лабораторної роботи тільки за умови виконання ним усіх вище перелічених вимог та відповідної підготовки оформлення звіту. Загальні відомості. На рис.3.1 наведено принципову схему елемента логіки 2ЧИ-НЕ мікросхеми ЛЕ1 серії К155. Робота схеми аналогічна ЛР1 за виключенням того, що на вході використовуються одноемітерні транзистори VT1, VT2. Функція ЧИ реалізується включеними паралельно транзисторами VT3 і VT4. Якщо хоча би один з них відкритий, через резистори R3, R4 та транзистор VT5 протікає струм, який створює для транзистора VT6 закриваючий, а для VT7 – відкриваючий потенціал на базі, і на виході елемента встановлюється лог.0. Якщо ж VT3 і VT4 одночасно закриті, на виході встановлюється рівень лог.1. Елементи логіки мікросхеми ЛП5 виконують функцію сумування за модулем 2: EMBED Equation.2 . Як видно з виразу, ця функція будується на основі більш простих з точки зору фізичної реалізації функцій (кон’юнкції, диз’юнкції, інверсії). На рис.3.2 наведена функціональна схема одного з варіантів такої побудови, що описується виразом: EMBED Equation.2 На рис.3.3 наведені умовні графічні позначення мікросхем, а в табл.3.1 – основні параметри цих мікросхем різних серій ТТЛ і ТТЛШ – середня споживана потужність (Pсер) та середня затримка (tсер). Таблиця 3.1 Рис.3.1. Принципова схема елементу логіки ІС ЛЕ1 серії К155. Рис.3.2. Функціональна схема елементу логіки ІС ЛП5. Рис.3.3. Умовні графічні позначення мікросхем ЛЕ1, ЛЕ4 та ЛП5. В лабораторній роботі досліджуються мікросхеми ЛЕ1 та ЛП5. В табл.3.2 наведено таблиці істинності елементів логіки цих мікросхем: Таблиця 3.2 Рис.3.4. Монтажна схема включення елементів мікросхем ЛЕ1 та ЛП5 для дослідження в динамічному режимі (а) і часові діаграми вхідних та вихідних сигналів (б). Монтажну схему включення елементів логіки мікросхем ЛЕ1 та ЛП5 для дослідження в динамічному режимі наведено на рис.3.4(а), а часові діаграми вхідних та вихідних сигналів – на рис.3.4(б). На входи елементів логіки D1 ЛЕ1 та D2 ЛП5 подаються сигнали з виходів подільника частоти стенду (F/2, F/4), на вхід якого (F) подаються прямокутні імпульси (меандр) з частотою 8 кГц (8kHz). Крім того, сигнали з входів та з виходів елементів подаються на входи 8-канального комутатора (1K…5K). Вихід комутатора (Out) підключається до першого каналу осцилоскопа (Osc1). Синхронізація осцилоскопа (Sync) здійснюється по сигналу F/8. На основі мікросхем ЛЕ1 та ЛП5 можна побудувати однорозрядний повний суматор, умовне графічне позначення якого наведене на рис.3.5. Цей суматор має два однорозрядних входи A і B та вхід переносу C, і два виходи – сума S та перенос P. Функції суми та переносу надані в таблиці істинності суматора табл.3.3. Рис.3.5. Однорозрядний суматор. Таблиця 3.3 При побудові схеми суматора на мікросхемах ЛЕ1 та ЛП5 необхідно виходити з того, що в наявності є лише 4 елементи 2ЧИ-НЕ та 4 елементи 2-входових суматора за модулем 2. Отже, реалізація функцій суми та переносу буде мати вигляд EMBED Equation.2 Монтажну схему однорозрядного суматора, побудованого у відповідності з отриманими співвідношеннями, і включеного в статичному режимі, наведено на рис.3.6. Схема містить дві мікросхеми – ЛЕ1 D1 та ЛП5 D2. Входи схеми підключені до регістра бітів стенду (RB1, RB2, RB3), а виходи – до індикатора бітів (IB1, IB2). Рис.3.6. Монтажна схема включення однорозрядного суматора для дослідження в статичному режимі. На рис.3.7(а) наведено монтажну схему включення суматора для дослідження в динамічному режимі, а на рис.3.7(б) – часові діаграми вхідних та вихідних сигналів. На входи суматора подаються сигнали з виходів подільника частоти стенду (F/2, F/4, F/8), на вхід якого (F) подаються прямокутні імпульси (меандр) з частотою 8 кГц (8kHz). Сигнали з входів та з виходів елементів схеми подаються на входи 8-канального комутатора (1K…6K). Вихід комутатора (Out) підключений до першого каналу осцилоскопа (Osc1). Синхронізація осцилоскопа (Sync) здійснюється по сигналу F/8. Рис.3.7. Монтажна схема включення однорозрядного суматора в динамічному режимі (а) і часові діаграми вхідних та вихідних сигналів (б). Порядок виконання лабораторної роботи. Увімкнути живлення осцилоскопа та стенда. Скласти на стенді монтажну схему включення елементів логіки ЛЕ1 та ЛП5 для дослідження в динамічному режимі (рис.3.4(а)). Спостерігати на екрані осцилоскопа часові діаграми вхідних та вихідних сигналів елементів логіки, порівняти їх із рис.3.4(б). Скласти на стенді монтажну схему включення однорозрядного суматора для дослідження в статичному режимі (рис.3.6). Змінюючи стани входів суматора за допомогою розрядів регістра бітів, спостерігати на індикаторі бітів відповідність вихідних станів схеми таблиці істинності (табл.3.3). Скласти на стенді монтажну схему включення однорозрядного суматора для дослідження в динамічному режимі (рис.3.7(а)). Спостерігати на екрані осцилоскопа часові діаграми вхідних та вихідних сигналів, порівняти їх із рис.3.7(б). Повторити п.6 та п.7 з урахуванням індивідуального завдання (табл.3.4). Вимкнути живлення осцилоскопа і стенда. Зміст звіту. Принципові схеми елементів логіки мікросхем ЛЕ1 та ЛП5. Умовні графічні позначення досліджуваних мікросхем та їх основні технічні характеристики. Таблиці істинності елементів логіки. Монтажні схеми включення на лабораторному стенді. Часові діаграми вхідних та вихідних сигналів. Висновки. Контрольні питання. Функціональний склад мікросхем груп ЛЕ і ЛП. Принципи дії елементів логіки мікросхем ЛЕ1 та ЛП5. Побудова однорозрядного суматора на мікросхемах ЛЕ1 та ЛП5. Робота стенду. Індивідуальні завдання. Варіанти індивідуальних завдань наведені в таблиці 3.4. Номер варіанта визначається порядковим номером студента в журналі обліку відвідування групи (підгрупи). Таблиця 3.4 Лабораторна робота № 4Дослідження схем кільцевого генератора та формувачів коротких імпульсів на елементах ТТЛ (ТТЛШ) серій. Мета роботи: вивчення та практичне засвоєння принципів побудови простих схем генераторів та формувачів коротких імпульсів на основі елементів логіки інтегральних мікросхем ТТЛ (ТТЛШ), дослідження їх роботи за допомогою стенда та осцилоскопа. Вимоги до підготовки студентів. Перед початком виконання лабораторної роботи студент повинен знати: роботу стенду; монтажні схеми пристроїв, що досліджуються та принципи їх роботи. Студент допускається до лабораторної роботи тільки за умови виконання ним усіх вище перелічених вимог та відповідної підготовки оформлення звіту. Загальні відомості. Кільцевим генератором називається схема, яка складається з N послідовно включених інверторів, що охоплюються кільцевим зворотнім зв’язком, як показано на рис.4.1. Кількість інверторів, що включаються в кільце, повинна бути непарною, тобто N=2k+1, де k = 0, 1, 2, ... . Частота сигналу, який отримується на виході кільцевого генератора, обернено пропорційна кількості інверторів, включених в кільце, та середній затримці переключення цих інверторів. Рис.4.1. Загальна схема кільцевого генератора. На рис.4.2(а) наведено монтажну схему кільцевого генератора, побудованого на базі трьох елементів логіки І-НЕ мікросхеми ЛА4. Всі елементи мікросхеми використовуються в якості інверторів. Вихід генератора підключений до осцилоскопа (Osc1, Sync). На рис.4.2(б) наведено часові діаграми вихідних сигналів кільцевого генератора, який працює наступним чином. Якщо в контрольній точці  напруга має рівень лог.0, то в точці  - лог.1, в точці  - лог.0. Вихід останнього інвертора (точка ) починає переключатись в лог.1, і як тільки його рівень досягне напруги спрацювання першого інвертора, напруга в точці  почне зменшуватись (перший інвертор починає переключатись в лог.0) і т.д. З рис.4.2(б) видно, що сигнали в точках , ,  однакові за формою і зміщені за фазою. Період сигналу в кожній точці дорівнює T = 6t1, де t1 - тривалість переключення інвертора. Фактично час t1 – це середня затримка переключення елементу логіки tзат-сер. Таким чином, визначивши період вихідного сигналу кільцевого генератора, можна оцінити середню затримку елементу логіки: t1 = T/6. Рис.4.2. Монтажна схема кільцевого генератора на мікросхемі ЛА4 (а) та часові діаграми вихідних сигналів (б). Формувачі коротких імпульсів можуть бути побудовані за різними схемами. Нижче наведені три варіанти таких схем, які за принципами побудови подібні між собою. Кожний формувач має вихідний елемент логіки, на один з входів якого надходять вхідні імпульси безпосередньо, а на другий – через коло затримки, яке організується за допомогою інших елементів логіки. За рахунок цієї затримки при зміні вхідного сигналу схеми сигнали на входах вихідного елементу змінюються неодночасно, що приводить до появи на його виході короткого імпульсу відповідної тривалості, яка залежить від довжини кола затримки та від швидкодії елементів логіки схеми. На рис.4.3(а) наведено монтажну схему формувача коротких імпульсів від’ємної полярності за фронтом вхідного сигналу, а на рис.4.3(б) – часові діаграми вхідних та вихідних сигналів цього формувача. Формувач побудований на чотирьох елементах ЛА4 (мікросхеми D1 і D2). Три елементи D1 включені як інвертори і виконують функцію кола затримки, а на виході останнього елементу І-НЕ D2 лог.0 формується лише тоді, коли на його входах (точки  і ) будуть присутні лог.1. Як видно із часових діаграм, така комбінація з’являється лише по додатньому перепаду вхідного імульсу. Рис.4.3. Монтажна схема формувача коротких імпульсів від’ємної полярності по фронту вхідного сигналу (а) і часові діаграми вхідних та вихідних сигналів (б). Як видно з часових діаграм на рис.4.4(б), формувач коротких імпульсів від’ємної полярності на рис.4.4(а) спрацьовує по фронту та зрізу вхідного сигналу. Фактично він являє собою подвоєну схему попереднього формувача. Коло затримки організоване на елементах логіки мікросхеми D1 ЛА4 та одного елементу D2 ЛР1, а вихідний елемент – це другий елемент логіки D2. Лог.0 на його виході з’являється лише тоді, коли або на одній парі його входів (точки , ), або на іншій ( і ) одночасно будуть присутні лог.1. Як видно з часової діаграми, по додатньому перепаду вхідного імпульсу така комбінація з’являється на першій парі входів, а по від’ємному перепаду – на другій. Рис.4.4. Монтажна схема формувача коротких імпульсів від’ємної полярності по фронту і зрізу вхідного сигналу (а) і часові діаграми вхідних та вихідних сигналів (б). Рис.4.5. Монтажна схема формувача коротких імпульсів додатньої полярності по фронту і зрізу вхідного сигналу (а) і часові діаграми вхідних та вихідних сигналів (б). На рис.4.5(а) наведено формувач коротких імпульсів додатньої полярності по фронту і зрізу вхідного сигналу, побудований на мікросхемі ЛП5, а на рис.4.5(б) – часову діаграму його роботи. Перші три елементи мікросхеми виконують функцію кола затримки, а четвертий – функцію вихідного елементу. На виході схеми лог.1 з’являється тоді, коли на входах вихідного елементу (точки  і ) сигнали будуть мати різні значення. Як видно з часової діаграми, ця комбінація з’являється як по додатньому, так і по від’ємному перепаду вхідного імпульсу. На відміну від попередніх, цей формувач генерує короткі імпульси додатньої полярності. Порядок виконання лабораторної роботи. Увімкнути живлення осцилоскопа та стенда. Скласти на стенді схему кільцевого генератора (рис.4.2(а)). Спостерігати на екрані осцилоскопа вихідний сигнал генератора, визначити величину середньої затримки переключення на елементі логіки мікросхеми ЛА4. Скласти на стенді монтажну схему формувача коротких імпульсів від’ємної полярності по фронту вхідного сигналу (рис.4.3(а)). Спостерігати на екрані осцилоскопа форму вихідного сигналу по відношенню до вхідного, порівняти її з часовими діаграмами на рис.4.3(б). Скласти на стенді монтажну схему формувача коротких імпульсів від’ємної полярності по фронту і зрізу вхідного сигналу (рис.4.4(а)). Спостерігати на екрані осцилоскопа форму вихідного сигналу по відношенню до вхідного, порівняти її з часовими діаграмами на рис.4.4(б). Скласти на стенді монтажну схему формувача коротких імпульсів додатньої полярності по фронту і зрізу вхідного сигналу на ЛП5 (рис.4.5(а)). Спостерігати на екрані осцилоскопа форму вихідного сигналу по відношенню до вхідного, порівняти її з часовими діаграмами на рис.4.5(б). Вимкнути живлення осцилоскопа і стенда. Зміст звіту. Монтажні схеми кільцевого генератора та трьох формувачів коротких імпульсів. Часові діаграми їх вхідних та вихідних сигналів. Висновки. Контрольні питання. Принципи побудови кільцевих генераторів та формувачів коротких імпульсів. Основні електричні параметри мікросхем груп ЛА, ЛР та ЛП серії К155. Методика визначення середнього часу переключення елементу логіки за допомогою схеми кільцевого генератора. Робота стенду. Лабораторна робота № 5Дослідження схем RS-тригерів на елементах ТТЛ (ТТЛШ) серій. Мета роботи: вивчення та практичне засвоєння принципів побудови RS-тригера та його модифікацій на основі елементів логіки інтегральних мікросхем ТТЛ (ТТЛШ), дослідження їх роботи за допомогою стенда. Вимоги до підготовки студентів. Перед початком виконання лабораторної роботи студент повинен знати: роботу стенду; принципи побудови RS-тригера та його модифікацій; монтажні схеми тригерів, що досліджуються в лабораторній роботі. Студент допускається до лабораторної роботи тільки за умови виконання ним усіх вище перелічених вимог та відповідної підготовки оформлення звіту. Загальні відомості. Тригер – це однорозрядний елемент пам’яті. Взагалі тригером називається пристрій, який може знаходитись в одному з двох стійких станів і переходить з одного стану в інший під впливом вхідного сигналу. Стан тригера визначається за вихідним сигналом Q. Як правило, тригери реалізуються з двома виходами – прямим Q та інверсним EMBED Equation.2 . Стану тригера 1 відповідає лог.1 на виході Q та лог.0 на виході EMBED Equation.2 і навпаки. Тригер є базовим елементом пристроїв пам’яті і дозволяє зберігати один біт інформації. Входи тригера поділяються на інформаційні та допоміжні (керуючі). Сигнали, що надходять на інформаційні входи, керують станом тригера. Сигнали на допоміжних входах використовуються для попереднього встановлення тригера в потрібний стан і для синхронізації. Допоміжні входи можуть використовуватись і в якості інформаційних. Число входів тригера залежить від його структури та призначення. За способом прийому інформації тригери поділяються на асинхронні та синхронні. Асинхронні тригери сприймають інформаційні сигнали та реагують на них в момент їх появи на входах тригера. Синхронні тригери реагують на інформаційні сигнали при наявності дозволяючого сигналу на спеціальному керуючому вході C, який називається входом синхронізації. Синхронні тригери поділяються на тригери із статичним та динамічним керуванням по входу C. Тригери із статичним керуванням сприймають інформаційні сигнали при подаванні на C-вхід рівня лог.1 (прямий C-вхід) або лог.0 (інверсний C-вхід). Тригери з динамічним керуванням сприймають інформаційні сигнали при зміні сигналу на C-вході від 0 до 1 (прямий динамічний C-вхід) або від 1 до 0 (інверсний динамічний C-вхід). За принципом побудови тригери із статичним керуванням можна поділити на одноступеневі та двоступеневі. Одноступеневі тригери характеризуються наявністю однієї ступені запам’ятовування інформації. В двоступеневих тригерах є дві ступені запам’ятовування інформації – спочатку інформація записується у першу ступінь, потім переписується в другу і з’являється на виході. За функціональними можливостями розділяють: тригери із роздільним встановленням станів 0 та 1 (RS-тригери); тригери із прийомом інформації по одному входу D (D-тригери або тригери затримок); тригери із лічильним входом T (T-тригери); універсальні тригери з інформаційними входами J і K (JK-тригери). На рис.5.1 наведені умовне графічне позначення та монтажна схема асинхронного RS-тригера з інверсними входами. Цей тригер побудований на двох елементах логіки І-НЕ. В табл.5.1 наведена таблиця станів цього тригера. Рис.5.1. Умовне графічне позначення (а) та монтажна схема (б) RS-тригера. Таблиця 5.1 Синхронний RS-тригер із статичним керуванням (RSC-тригер), наведений на рис.5.2, відрізняється від асинхронного наявністю C-входу, на який подаються синхронізуючі (тактові сигнали). Синхронний тригер складається з асинхронного RS-тригера та комбінаційного цифрового пристрою з трьома входами S, C, R і двома виходами. При C=0 вхідні елементи логіки блоковані, сигнали на їх виходах дорівнюють 1 і не залежать від сигналів на входах S і R. В табл.5.2 наведена таблиця станів RSC-тригера. Рис.5.2. Умовне графічне позначення (а) та монтажна схема (б) RSC-тригера. Таблиця 5.2 D-тригер або тригер із затримкою має один інформаційний вхід D та один вхід для синхронізації C. D-тригер, наведений на рис.5.3, побудований на основі RSC-тригера шляхом з’єднання входів R і S через інвертор для отримання входу D. Інформація, що надходить на вхід D, записується в тригер по додатньому перепаду сигналу на вході C. В табл.5.3 наведена таблиця станів D-тригера. Таблиця 5.3 Рис.5.3. Умовне графічне позначення (а) та монтажна схема (б) D-тригера на базі RSC-тригера. Найбільш універсальними є JK-тригери, які були винайдені американським інженером Джеком Кілбі (Jack Kilby). На рис.5.4 наведені умовне графічне позначення та монтажна схема найпростішого JK-тригера, побудованого на основі RSC-тригера за допомогою двох додаткових зворотних зв’язків. Він працює аналогічно RSC-тригеру за виключенням того, що в нього відсутні заборонені комбінації входів. Нижче наведена таблиця станів JK-тригера. Рис.5.4. Умовне графічне позначення (а) та монтажна схема (б) JK-тригера на базі RSC-тригера. Таблиця 5.4 Для надійної та чіткої роботи тригерних комірок в багаторозрядних пристроях (регістрах, лічильниках) використовуються двоступеневі тригери, які називаються “Master-Slave”. На рис.5.5 наведена структурна схема, а на рис.5.6 – монтажна схема такого тригера. Тригер “Master-Slave” складається з двох RSC-тригерів, включених послідовно. Входи C обох RSC-тригерів з’єднані між собою через інвертор. Складовим тригером “Master-Slave” керує повний (з фронтом і зрізом) тактовий імпульс C. Вхідна комбінація з входів R і S буде записана в перший RSC-тригер в момент приходу першого додатнього перепаду тактового імпульсу C. В цей момент в другий RSC-тригер інформація попасти не може. По від’ємному перепаду тактового імпульсу на виході інвертора з’явиться додатній перепад, який перепише інформацію з виходів першого тригера в другий. В табл.5.5 наведена таблиця станів двоступеневого RSC-тригера. Рис.5.5. Структурна схема тригера “Master-Slave” на базі RSC-тригерів. Таблиця 5.5 Всі тригери, розглянуті вище, реалізовані на елементах логіки мікросхем ЛА4. Крім того, на всіх схемах входи тригерів підключені до відповідних розрядів регістру бітів, а виходи – до індикатора бітів стенду. Рис.5.6. Монтажна схема тригера “Master-Slave” на базі RSC-тригерів. Порядок виконання лабораторної роботи. Увімкнути живлення стенда. Скласти на стенді монтажну схему RS-тригера (рис.5.1). Перевірити роботу тригера в статичному режимі за таблицею станів (табл.5.1). Скласти на стенді монтажну схему RSC-тригера (рис.5.2). Перевірити роботу тригера в статичному режимі за таблицею станів (табл.5.2). Скласти на стенді монтажну схему D-тригера (рис.5.3). Перевірити роботу тригера в статичному режимі за таблицею станів (табл.5.3). Скласти на стенді монтажну схему JK-тригера (рис.5.4). Перевірити роботу тригера в статичному режимі за таблицею станів (табл.5.4). Скласти на стенді монтажну схему двотактного RSC-тригера (рис.5.6). Перевірити роботу тригера в статичному режимі за таблицею станів (табл.5.5). Вимкнути живлення стенда. Зміст звіту. Монтажні схеми та умовні графічні позначення RS, RSC, D, JK та двотактного RSC тригерів. Таблиці станів RS, RSC, D, JK та двотактного RSC тригерів. Висновки. Контрольні питання. Класифікація тригерів. Принципи побудови RS, RSC, D, JK та двотактного RSC тригерів, таблиці їх станів. Робота стенду. Лабораторна робота № 6Дослідження універсальних D та JK тригерів ТТЛ (ТТЛШ) серій. Мета роботи: вивчення та практичне засвоєння роботи універсальних D та JK тригерів ІС ТТЛ (ТТЛШ). Вимоги до підготовки студентів. Перед початком виконання лабораторної роботи студент повинен знати: роботу стенду; принципи побудови D та JK тригерів; принципи побудови лічильників на основі D та JK тригерів; монтажні схеми включення тригерів, що досліджуються в лабораторній роботі. Студент допускається до лабораторної роботи тільки за умови виконання ним усіх вище перелічених вимог та відповідної підготовки оформлення звіту. Загальні відомості. На рис.6.1 наведено умовні графічні позначення мікросхем тригерів ТТЛ (ТТЛШ) ТМ2 і ТВ9. Рис.6.1. Умовні графічні позначення мікросхем ТМ2 і ТВ9. Мікросхема ТМ2 містить два незалежних універсальних D-тригера, які мають загальне коло живлення. Кожний тригер має входи D, C, EMBED Equation.2 і EMBED Equation.2 та виходи Q і EMBED Equation.2 (рис.6.2). Входи EMBED Equation.2 і EMBED Equation.2 асинхронні, оскільки вони спрацьовують незалежно від сигналу на тактовому вході. Сигнал від входу D передається на виходи Q та EMBED Equation.2 по додатньому перепаду імпульса на тактовому вході C. Для того, щоби тригер переключився правильно, рівень на вході D слід зафіксувати завчасно перед приходом тактового перепаду. Захисний інтервал повинен перевищувати час затримки розповсюдження сигналу в тригері. При асинхронному завантаженні входи D і C тригера відключені і стан тригера визначається рівнями сигналів на входах EMBED Equation.2 і EMBED Equation.2 . В табл.6.1 наведена таблиця станів D-тригера ТМ2. Таблиця 6.1 Рис.6.2. Функціональна схема D-тригера мікросхеми ТМ2. Мікросхема ТВ9 містить два незалежних JK-тригера, які мають загальне коло живлення. Кожний тригер має входи J, K, C і EMBED Equation.2 та виходи Q і EMBED Equation.2 (рис.6.3). Дані в кожному тригері переносяться від входів до виходів по від’ємному перепаду тактового імпульсу C. Під час переходу імпульсу на вході C від 1 до 0 сигнали на входах J і K змінюватись на повинні. Дані від входів J і K слід завантажувати в тригер, коли на вході сигнал C=1. При EMBED Equation.2 =0 відбувається асинхронне скидання тригера в 0 незалежно від станів решти входів, а при EMBED Equation.2 =0 – асинхронне встановлення тригера в 1. В табл.6.2 наведена таблиця станів JK-тригера ТВ9. Таблиця 6.2 Рис.6.3. Функціональна схема JK-тригера мікросхеми ТВ9. В табл.6.3 наведено основні параметри цих мікросхем різних серій ТТЛ і ТТЛШ – середня споживана потужність (Pсер) та середня затримка (tсер). Таблиця 6.3 В лабораторній роботі проводиться дослідження роботи універсальних D та JK тригерів в інтегральному виконанні та реалізованих на елементах логіки як в статичному, так і в лічильному режимі. На рис.6.4(а) наведена монтажна схема включення універсального D-тригера, реалізованого на елементах логіки мікросхем ЛА4 D1 і D2, а на рис.6.4(б) – монтажна схема інтегрального D-тригера ТМ2 в статичному режимі. Рис.6.4. Монтажні схеми включення універсального D-тригера для дослідження в статичному режимі. Для того, щоби включити універсальний D-тригер типу ТМ2 в лічильний режим, необхідно його D-вхід з’єднати з виходом EMBED Equation.2 . Тоді по кожному додатньому перепаду синхроімпульсу на C-вході стан тригера буде змінюватися на протилежний. На рис.6.5(а) та 6.6(а) наведено монтажні схеми включення універсального D-тригера в лічильному режимі, реалізованого на елементах логіки ЛА4 та в інтегральному виконанні, а на рис.6.5(б) і 6.6(б) – часові діаграми вхідних та вихідних сигналів цих схем відповідно. Реалізація D-тригера на елементах логіки на рис.6.5(а) дозволяє дослідити не тільки вхідні та вихідні сигнали, але і всі проміжні сигнали тригера. Рис.6.5. Монтажна схема включення універсального D-тригера на мікросхемах ЛА4 в лічильному режимі (а) і часові діаграми вхідних та вихідних сигналів (б). Рис.6.6. Монтажна схема включення універсального D-тригера на мікросхемі ТМ2 в лічильному режимі (а) і часові діаграми вхідних та вихідних сигналів (б). На рис.6.7(а) наведено монтажну схему включення універсального JK-тригера, реалізованого на елементах логіки мікросхем ЛА4 D1..D3, а на рис.6.7(б) – монтажну схему інтегрального JK-тригера ТВ9 в статичному режимі. В схемі на рис.6.7(а) виключені кола скидання та встановлення тригера ( EMBED Equation.2 і EMBED Equation.2 ), оскільки їх реалізація вимагає використання додаткових мікросхем, що ускладнює монтажну схему. Рис.6.7. Монтажні схеми включення універсального JK-тригера для дослідження в статичному режимі. JK-тригер працює в лічильному режимі при одночасному поданні лог.1 на його входи J і K (режим “переключення”). По кожному від’ємному перепаду синхроімпульсу на вході C стан тригера змінюється на протилежний. На рис.6.8(а) та 6.9(а) наведені схеми включення універсального JK-тригеру в лічильному режимі, реалізованого на елементах логіки ЛА4 та в інтегральному виконанні ТВ9, а на рис.6.8(б) і 6.9(б) – часові діаграми вхідних та вихідних сигналів цих схем відповідно. Рис.6.8. Монтажна схема включення універсального JK-тригера на мікросхемах ЛА4 в лічильному режимі (а) і часові діаграми вхідних та вихідних сигналів (б). Рис.6.9. Монтажна схема включення універсального JK-тригера на мікросхемі ТВ9 в лічильному режимі (а) і часові діаграми вхідних та вихідних сигналів (б). Порядок виконання лабораторної роботи. Увімкнути живлення осцилоскопа та стенда. Скласти на стенді монтажні схеми включення універсального D-тригера в статичному режимі (рис.6.4(а) і (б)). Перевірити їх роботу за таблицею станів (табл.6.1). Скласти на стенді монтажні схеми включення універсального D-тригера в лічильному режимі (рис.6.5(а) і 6.6(а)). Спостерігати на екрані осцилоскопа часові діаграми вхідних та вихідних сигналів цих схем, порівняти їх із рис.6.5(б) і 6.6(б). Скласти на стенді монтажні схеми включення універсального JK-тригера в статичному режимі (рис.6.7(а) і (б)). Перевірити їх роботу за таблицею станів (табл.6.2). Скласти на стенді монтажні схеми включення універсального JK-тригера в лічильному режимі (рис.6.8(а) і 6.9(а)). Спостерігати на екрані осцилоскопа часові діаграми цих схем, порівняти їх із рис.6.8(б) і 6.9(б). Вимкнути живлення осцилоскопа та стенда. Зміст звіту. Умовні графічні позначення та функціональні схеми тригерів мікросхем ТМ2 та ТВ9, а також їх основні технічні характеристики. Таблиці станів тригерів. Монтажні схеми включення. Часові діаграми вхідних та вихідних сигналів. Висновки. Контрольні питання. Принципи роботи D-тригера ТМ2 і JK-тригера ТВ9. Включення D і JK тригерів в лічильному режимі. Робота стенду. Лабораторна робота № 7Дослідження лічильників на основі ІС універсальних D та JK тригерів ТТЛ (ТТЛШ) серій. Мета роботи: вивчення принципів побудови та практичне засвоєння роботи двійкових лічильників на основі універсальних D та JK тригерів ІС ТТЛ (ТТЛШ). Вимоги до підготовки студентів. Перед початком виконання лабораторної роботи студент повинен знати: роботу стенду; принципи роботи D та JK тригерів; принципи побудови лічильників на основі D та JK тригерів; монтажні схеми лічильників, що досліджуються в лабораторній роботі. Студент допускається до лабораторної роботи тільки за умови виконання ним усіх вище перелічених вимог та відповідної підготовки оформлення звіту. Загальні відомості. Лічильником називають послідовнісний цифровий пристрій, призначений для підрахунку та запам’ятовування числа імпульсів, поданих на його лічильний вхід. За характером зміни станів лічильника лічильними імпульсами розрізняють сумуючі, віднімаючі та реверсивні лічильники. За характером організації переносів між розрядами їх можна поділити на лічильники з послідовним, наскрізним, паралельним і комбінованим переносом. Лічильники з послідовним і наскрізним переносом називають асинхронними, а з паралельним переносом – синхронними. Як правило, лічильник містить один або декілька ідентичних розрядів, побудованих на основі тригерів. Основним параметром лічильника є коефіцієнт перерахунку, який являє собою максимальну кількість одиночних імпульсів, яка може бути підрахована лічильником. Лічильник, який має n двійкових розрядів, може знаходитись в станах 0, 1, ... , 2n-1. При надходженні на вхід сумуючого лічильника 2n-го імпульса він переходить з стану 2n-1 в стан 0. Таким чином n-розрядний лічильник має коефіцієнт перерахунку 2n. В асинхронних лічильниках відсутня загальна для всіх розрядів синхронізація і перехід в нові стани відбувається послідовно розряд за розрядом, починаючи з вхідного, на який надходять лічильні імпульси. Таким чином асинхронний (послідовний) лічильник можна виконати у вигляді послідовності тригерів, включених в лічильному режимі, для кожного з яких лічильний імпульс формується тригером сусіднього молодшого розряду. Основна перевага асинхронних лічильників – це мінімальні витрати мікросхем і мінімум електричних зв’язків, що спрощує трасування ліній зв’язку та підвищує завадостійкість, основні недоліки – це низька швидкодія та наявність хибних станів на виході за рахунок неодночасного переключення тригерів лічильника. До синхронних (паралельних) лічильників відносяться лічильникі, в яких переключення розрядів відбувається одночасно, незалежно від віддаленості розряду від лічильного входу. Це досягається подаванням на всі тригери синхронізуючих імпульсів, які додатнім або від’ємним перепадом викликають переключення тригерів у відповідності із логікою роботи лічильника. Завдяки такій синхронізації досягається мінімальний час встановлення лічильника, який не перевищує час встановлення одного тригера, чим забезпечується максимальна частота зміни станів лічильника. Якщо включити D-тригери в лічильному режимі і з’єднати іх послідовно (C-вхід наступного тригера підключається до EMBED Equation.2 -виходу попереднього), буде отриманий асинхронний сумуючий лічильник. Побудова синхронних лічильників на основі D-тригерів вимагає відносно великих апаратних витрат для здійснення керування тригерами. Асинхронний сумуючий лічильник на JK-тригерах будується аналогічно асинхронному сумуючому лічильнику на D-тригерах за винятком того, що до C-входу наступного тригера підключається Q-вихід попереднього, оскільки JK-тригери спрацьовують за від’ємним фронтом. Синхронний лічильник на основі JK-тригерів реалізується значно простіше ніж на D-тригерах. В лабораторній роботі досліджуються схеми двохрозрядних лічильників, побудованих на базі D-тригерів ТМ2 та JK-тригерів ТВ9. На рис.7.1(а) наведено монтажну схему двохрозрядного асинхронного сумуючого лічильника на мікросхемі ТМ2 з коефіцієнтом перерахунку 4, а на рис.7.1(б) – часова діаграма його вхідних та вихідних сигналів. Рис.7.1. Монтажна схема подільника на 4 на основі мікросхеми ТМ2 (а) і часові діаграми вхідних та вихідних сигналів (б). Обидва тригери в схемі включені в лічильному режимі, причому EMBED Equation.2 -вихід тригера 1 підключений до C-входу тригера 2. Отже тригер 1 переключається по додатньому перепаду вхідного імпульсу (8kHz), а тригер 2 – по від’ємному перепаду імпульсів на Q-виході тригера 1 (по додатньому перепаду на його EMBED Equation.2 -виході). Вхід лічильника та два його виходи виведені на осцилоскоп через 8-канальний комутатор (1K, 2K, 3K). На рис.7.2(а) наведено монтажну схему двохрозрядного асинхронного сумуючого лічильника на мікросхемі ТМ2 з коефіцієнтом перерахунку 3, а на рис.7.2(б) – часова діаграма його вхідних та вихідних сигналів. Ця схема подібна до попередньої за виключенням того, що вона містить елемент логіки І-НЕ мікросхеми ЛА4 D2. Цей елемент формує сигнал скидання лічильника (по входах EMBED Equation.2 ) кожний раз, коли лічильник досягне стану 3 (Q1=Q2=1). Як тільки на входах EMBED Equation.2 тригерів з’явиться лог.0, лічильник перейде в стан 0. Як видно з часової діаграми, на виході Q тригера 1 з’являється короткий імпульс, тривалість якого визначається швидкодією елементу логіки та часом скидання тригера. Рис.7.2. Монтажна схема подільника на 3 на основі мікросхеми ТМ2 (а) і часові діаграми вхідних та вихідних сигналів (б). Для того, щоби побудувати двохрозрядний синхронний сумуючий лічильник на базі JK-тригерів ТВ9 з коефіцієнтом перерахунку 4, необхідно розглянути таблицю його станів, наведену в табл.7.1: В таблиці наведені значення входів J і K тригерів лічильника, які потрібно сформувати в залежності від станів їх виходів Q і EMBED Equation.2 . Якщо тригер знаходиться в стані 0 і його значення в наступному такті повинно залишитися 0, він може бути включений в режимі “запису 0” (J=0, K=1) або в режимі “зберігання” (J=0, K=0), якщо ж він повинен переключитися в 1 – в режимі “запису 1” (J=1, K=0) або в режимі “переключення” (J=1, K=1). Якщо тригер знаходиться в стані 1 і його значення в наступному такті повинно залишитися 1, він може бути включений в режимі “запису 1” (J=1, K=0) або в режимі “зберігання” (J=0, K=0), якщо ж він повинен переключитися в 0 – в режимі “запису 0” (J=0, K=1) або в режимі “переключення” (J=1, K=1). Після мінімізації функцій входів J і K тригерів лічильника з таблиці станів, буду отримані наступні залежності: EMBED Equation.2 Таблиця 7.1 На рис.7.3(а) наведено монтажну схему двохрозрядного синхронного сумуючого лічильника з коефіцієнтом перерахунку 4 на базі мікросхеми ТВ9. Недоліком цієї схеми є те, що при тривалому від’ємному фронті сигналу на C-входах тригери лічильника можуть встигнути переключитися двічі. Для усунення цього ефекту в монтажну схему на рис.7.3(б) доданий інвертор (елемент мікросхеми ЛА4 D2), який вносить додаткову затримку в коло формування сигналів J2 і K2. Для збереження логіки роботи схеми його вхід підключений до інверсного виходу EMBED Equation.2 тригеру 1 (а не до Q, як в схемі на рис.7.5(а)). Вхід лічильника C та виходи Q1 і Q2 виведені на осцилоскоп через 8-канальний комутатор стенду (1K, 2K та 3K). На рис.7.3(в) наведено часові діаграми вхідних та вихідних сигналів цього лічильника. Як видно з часових діаграм, стани лічильника змінюються одночасно по від’ємному перепаду вхідних імпульсів. Рис.7.3. Монтажні схеми подільника на 4 на основі мікросхеми ТВ9 (а),(б) і часові діаграми вхідних та вихідних сигналів (в). В табл.7.2 наведено таблицю станів для побудови лічильника, аналогічного попередньому, але з коефіцієнтом перерахунку 3: Таблиця 7.2 За таблицею станів можна записати функцій входів J і K тригерів лічильника: EMBED Equation.2 На рис.7.4(а) наведено монтажну схему двохрозрядного синхронного сумуючого лічильника з коефіцієнтом перерахунку 3 на базі мікросхеми ТВ9, побудованого за отриманими співвідношеннями сигналів J і K входів тригерів, а на рис.7.4(б) – та сама монтажна схема з додатковими інверторами D2 для створення затримок в колах формування цих сигналів. На рис.7.4(в) наведено часові діаграми вхідних та вихідних сигналів цього лічильника. З часових діаграм видно, що в лічильника відсутні хибні стани і зміна його виходів відбувається одночасно за від’ємним перепадом вхідного імпульса. Рис.7.4. Монтажні схеми подільника на 3 на основі мікросхеми ТВ9 (а),(б) і часові діаграми вхідних та вихідних сигналів (в). Порядок виконання лабораторної роботи. Увімкнути живлення осцилоскопа та стенда. Скласти на стенді монтажну схему двохрозрядного асинхронного сумуючого лічильника з коефіцієнтом перерахунку 4 на мікросхемі ТМ2 (рис.7.1(а)). Спостерігати на екрані осцилоскопа часові діаграми вхідних та вихідних сигналів лічильника, порівняти їх із рис.7.1(б). Скласти на стенді монтажну схему двохрозрядного асинхронного сумуючого лічильника з коефіцієнтом перерахунку 3 н

Методичні вказівки Комп’ютерна схемотехніка

01.01.1970 03:01-

Коментарі

Ви не можете залишити коментар. Для цього, будь ласка, або зареєструйтесь.

Ділись своїми роботами та отримуй миттєві бонуси!

Маєш корисні навчальні матеріали, які припадають пилом на твоєму комп'ютері? Розрахункові, лабораторні, практичні чи контрольні роботи — завантажуй їх прямо зараз і одразу отримуй бали на свій рахунок! Заархівуй всі файли в один .zip (до 100 МБ) або завантажуй кожен файл окремо. Внесок у спільноту – це легкий спосіб допомогти іншим та отримати додаткові можливості на сайті. Твої старі роботи можуть приносити тобі нові нагороди!

поділитись

Інформація про навчальний заклад

Інформація про роботу

Частина тексту файла (без зображень, графіків і формул):

Коментарі

Ділись своїми роботами та отримуй миттєві бонуси!

Оголошення від адміністратора

Admin

Вхід на сайт

Поскаржитися на роботу