Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Запам’ятовувальний пристрій з мікропрограмним керуванням.
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Електронні обчислювальні машини
Інформація про роботу
Рік:
2008
Тип роботи:
Курсова робота
Предмет:
Комп’ютерна схемотехніка
Частина тексту файла (без зображень, графіків і формул):
Міністерство освіти І науки України
національний університет “Львівська політехніка”
Кафедра ЕОМ
Курсова робота
з курсу “Комп’ютерна схемотехніка”
на тему:
“Запам’ятовувальний пристрій з мікропрограмним керуванням”
Львів - 2008 ЗМІСТ РОБОТИ
1. Мікропрограма у відповідності із заданим варіантом 11.2
Початок: загальний скид
K0 – EWR
K1 – E+1
K2 – CS
K3 – RD
2. Граф МПА
EMBED Visio.Drawing.11
Рис. 1 – Граф мікропрограмного автомата 3. Отримання виразів для функцій збудження D0, D1 та функцій виходів К0, К1, К2, К3
D0= EMBED Equation.3
D1= EMBED Equation.3
EMBED Equation.3
K0= EMBED Equation.3
K1= EMBED Equation.3
K2= EMBED Equation.3
K3= EMBED Equation.3
4. Спрощення виразів для функцій збудження D0, D1 та функцій виходів К0, К1, К2, К3
D0= EMBED Equation.3
D1= EMBED Equation.3
K0= EMBED Equation.3
K1= EMBED Equation.3
K2= EMBED Equation.3
K3= EMBED Equation.3
5. Опрацювання та опис функціональної схеми пристрою
EMBED Visio.Drawing.11
Рис. 2 – Функціональна схема запам’ятовувального пристрою з мікропрограмним керуванням
Запам’ятовувальний пристрій з мікропрограмним керуванням складається з операційного автомату (ОА) та керуючого автомату (КА). Операційний автомат складається з лічильника адреси – СТ2 та запам’ятовувального пристрою – RAM, адресованого лічильником.
Лічильник адреси під час дії тактового імпульса (ТІ), виконує наступні операції: скид в “0”, запис та збільшення вмісту на 1 при наявності на керуючих входах сигналів EWR та E+1 відповідно; запам’ятовувальний пристрій, з організацією 256х8, виконує читання при наявності сигналів CS, RD=1, а запис при CS, RD=0.
Входи завантаження лічильника та інформаційні входи/виходи запам’ятовувального пристрою під’єднані до двонаправленої 8-розрядної шини даних (ШД). Керуючі сигнали:
EWR=K0
E+1=K1
CS=K2
RD=K3
Вони виробляються керуючим автоматом у відповідності з заданою мікропрограмою. Керуючий автомат складається з комбінаційної схеми (КС) на 4 входи та 6 виходів, а також синхронного регістра на D-тригерах (RG).
Під впливом вхідних сигналів Y1, Y0 на виходах регістра формуються сигнали Q1, Q0, що визначають стан мікропрограмного автомата (МПА), а також керуючі сигнали K0=EWR, K1=E+1, K2=CS, K3=RD.
Детальний опис принципу роботи схеми при поданні Y1=Y0=0:
загальний скид;
А0: Y1=0, Y0=0, то К0 йти до А3;
А3: Y1=0, Y0=0, то К3,К2 йти до А2;
А2: Y1=0, Y0=0, то К0 йти до А0.
Для початкового загального скиду на входи RESET мікросхем подається короткочасний сигнал ЗСК=1. МПА знаходиться у стані А0 і формує сигнал К0=EWR – запис адреси з ШД в лічильник СТ2. При Y1=0, Y0=0, Q1=0, Q0=0 і наступному фронті ТІ МПА переходить в стан А3, формуються сигнали K3=RD, K2=CS – читання слова з RAM, за адресою поданою лічильником, в ШД. При Y1=0, Y0=0, Q1=1, Q0=1 і фронті ТІ МПА переходить в стан А2, формується сигнал К0=EWR – запис адреси з ШД в лічильник СТ2. При Y1=0, Y0=0, Q1=1, Q0=0 і фронті ТІ МПА переходить у початковий стан – А0, зберігає сигнал К0=EWR.
6. Опрацювання та опис принципової електричної схеми пристрою
Схема електрична принципова запам’ятовувального пристрою з мікропрограмним керуванням зображена у графічній частині курсової роботи.
Вона складається з керуючого автомату і операційного автомату. Комбінаційна схема складається з дешифратора DD1 (К555ИД4), елементів логіки DD2, DD3 (К155ЛА3, К55ЛН1) та мультиплексорів DD4-DD6 (К555КП2). Синхронний регістр DD7 (К55ТМ9) по сигналу фронтальної синхронізації видає сигнали Q0, Q1, які визначають стан МПА, та керуючі сигнали К0, К1, К2, К3. Лічильник адреси реалізований на мікросхемах DD8, DD9 (К555ИЕ18), а елементи пам’яті на мікросхемах DD10, DD11 (К132РУ9А).
Умовне графічне зображення дешифратора К555ИД4 зображене на рисунку 3.
EMBED Visio.Drawing.11
Рис. 3 – УГЗ дешифратора К555ИД4
Таблиця 1 – Таблиця істинності мікросхеми К555ИД4
Умовне графічне зображення мультиплексора К555КП2 4 -> 1 зображене на рисунку 4. Мікросхема складається з двох мультиплексорів, кожен з яких має по чотири інформаційних входи і свої стробуючі входи E0 і E1. Два адресних входи DCE1, DCE2 одночасно керують двома мультиплексорами.
EMBED Visio.Drawing.6
Рис. 4 – УГЗ мультиплексора К555КП2
Таблиця 2 – Таблиця істинності мультиплексора К555КП2
На рисунку 5 зображене умовне графічне зображення регістра К555ТМ9. Регістр являє собою шість D-тригерів з загальним входом скидання R.
EMBED Visio.Drawing.6
Рис. 5 – УГЗ регістра К555ТМ9
Таблиця 3 – Таблиця істинності регістра К555ТМ9
Мікросхема К555ИЕ18 – це чотирьохрозрядний двійковий лічильник, виконаний на двоступеневих D-тригерах. Лічильник синхронний. Керування режимом лічби здійснюється за допомогою входів дозволу лічби E+1, попереднього запису EWR і дозволу переносу CR1.
EMBED Visio.Drawing.6
Рис. 6 – УГЗ лічильника К555ИЕ18
Рис. 7 – Часова діаграма роботи лічильника К555ИЕ18
В якості запам’ятовуючих елементів використовуються мікросхеми К132РУ9А. Для запису 256х8 розрядних слів використовується дві мікросхеми. Вони мають двонаправлену тристабільну ШД, адресні входи та входи для вибору режимів роботи WE, CS.
EMBED Visio.Drawing.6
Рисунок 8 – УГЗ мікросхеми К132РУ9А
Запис
Читання
EMBED Visio.Drawing.11 EMBED Visio.Drawing.11
Рис. 9 – Часові діаграми читання та запису елемента К132РУ9А
Детальний опис принципу роботи схеми, при Y1=0, Y0=0:
загальний скид;
А0: Y1=0, Y0=0, то К0 йти до А3;
А3: Y1=0, Y0=0, то К3,К2 йти до А2;
А2: Y1=0, Y0=0, то К0 йти до А0.
Для початкового загального скиду на входи RESET мікросхем подається короткочасний сигнал низького рівня, тобто логічний "0". МПА знаходиться у стані А0, оскільки на адресних входах мультиплексорів такий набір сигналів: 2-"0", 14-"0".
На входи дешифратора DD1 подаються сигнали Y1="0", Y0="0", на виходах дешифратора 9-"0", 10-"1", 11-"1", 12-"1". На вході 1 інвертора DD3.2 логічний "0", на виході 2-"1" подається на вхід 6 мультиплексора DD5, на виході 7-"1" подається на вхід 6 регістра DD7. На виході регістра 7-"1" подається на вхід 9,10 елемента І-НЕ DD2.3, на виході 8-"0" подається на входи 9 EWR лічильників DD8 та DD9, записуючи адресу (А1) з ШД. На входах регістра DD7 11-"0", 13-"0", 14-"0". На входах мультиплексорів DD4 6-"1", 10-"1", на виходах 7-"1", 9-"1" подаються на входи регістра DD7 3-"1", 4-"1", МПА переходить у стан А3.
На адресних входах мультиплексорів такий набір сигналів: 2-"1", 14-"1". На входах 6, 10 мультиплексора DD6 логічна "1", на виходах 7, 9 – "1". На виходах регістра 12-"1" , 15-"1" подаються на входи WE та CS. Відбувається читання з пам’яті за адресою А1 в ШД. На виходах регістра 2-„0”, 5-„1”. На входах мультиплексорів DD4 3-"0", 13-"1", на виходах 7-"1", 9-"1" подаються на входи регістра DD7 3-"0", 4-"1", МПА переходить у стан А2.
На адресних входах мультиплексорів такий набір сигналів: 2-"0", 14-"1". На вході 1-"1", 2-"1" елемента І-НЕ DD2.1, на виході 3-"0" подається на входи 4, 5 елемента І-НЕ DD2.1, на виході 6-"1" подається на вхід 4 мультиплексора DD5, на виході 7-"1" подається на вхід 6 регістра DD7. На виході регістра 7-"1" подається на входи 9,10 елемента І-НЕ DD2.3, на виході 8-"0" подається на входи 9 EWR лічильників DD8 та DD9, записуючи адресу (А1) з ШД. На входах регістра DD7 11-"0", 13-"0", 14-"0". На вхід мультиплексора DD4 15-"0", на вхід 4, з виходу 6 елемента І-НЕ DD2.1, подається "0", на виходах 7-"0", 9-"0" подаються на входи регістра DD7 3-"0", 4-"0", МПА переходить у стан А0.
7. Опрацювання МПА на основі ІС типів КР555РТ17 (постійний запам’ятовуючий пристрій) та КР555ТМ9 (регістр)
7.1 Отримання виразів для функцій збудження D0, D1 та функцій виходів К0, К1, К2, К3 в цифровій формі
D0 = v( 0;4;5;6;7;10;12)
D1 = v(0;1;3;5;6;7;8;11;12;14)
K0 = v(0;1;2;9;14)
K1 = v(5;6;7;15)
K2 = v(3;4;8;10;11;12;13)
K3 = v(3;4;10;11)
7.2 Таблиця істинності ПЗП
Таблиця 4 – Таблиця істинності ПЗП
D0 = v( 0;4;5;6;7;10;12)
D1 = v(0;1;3;5;6;7;8;11;12;14)
K0 = v(0;1;2;9;14)
K1 = v(5;6;7;15)
K2 = v(3;4;8;10;11;12;13)
K3 = v(3;4;10;11)
7.3 Схема МПА, побудованого на основі ПЗП
EMBED Visio.Drawing.6
Рис. 10 – Схема МПА, побудованого на основі ПЗП
8. Список використаної літератури
Цифровые и аналоговые интегральные микросхемы: Справочник./ Под ред. С.В. Якубовского. — М.: Радио и связь, 1990;
Цифровые интегральные схемы: Справочник./ Под ред. П.П. Мальцева. — М.: Радио и связь, 1994;
Шило В.Л. Популярные цифровые микросхемы: Справочник. — М.: Радио и связь, 1994;
Угрюмов Е.П. Цифровая схемотехника. — СПб.: БХВ — Санкт – Петербург, 2000;
Полупроводниковые БИС ЗУ: Справочник./ Под ред. Гордонова А.Ю. – М.: Радио и связь, 1987.
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора