Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Автоматизовані Системи Управління
Інформація про роботу
Рік:
2008
Тип роботи:
Методичні вказівки
Предмет:
Архітектура комп'ютерів
Частина тексту файла (без зображень, графіків і формул):
Міністерство освіти і науки України
НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ
“ЛЬВІВСЬКА ПОЛІТЕХНІКА”
Кафедра „Автоматизовані системи управління”
EMBED Word.Picture.8
Методичні вказівки до лабораторних робіт №№ 1- 8
з курсу "Архітектура комп'ютерів" для студентів
спеціальності 6.050101 "Комп'ютерні науки" і 6.050103 "Програмна інженерія"
Затверджено на засіданні кафедри АСУ (протокол №1- 08/09 від 2.09.2008р.)
Лабораторна робота №1
Ознайомлення з загальною структурою побудови
лабораторного стенду „СХЕМОТЕХНІК-1”.
Мета роботи: вивчення принципів побудови лабораторного стенду “СХЕМОТЕХНІК-1” та дослідження його роботи.
1. Загальні положення
Стенд “СХЕМОТЕХНІК-1” призначений для дослідження роботи елементів та вузлів електронної мікросхеотехніки та мікропроцесорних систем.
До складу стенду входять такі функціональні компоненти:
Наборне поле для досліджуваних елементів – XD1 - XD8 (6 м/c DIP-16, або 4 м/с DIP-16 і 2 м/с DIP-28 (24,20));
Формувачі 18 незалежних входів (логічний “0”, або логічна “1”) –S1– S18;
2 формувачі парафазних перепадів імпульсів – S19 і S20, з захистом від “тремтіння”:
XP5, XP6 / B22,C22, B23,C23,
XP5, XP6 / B24,C24, B25,C25;
2 парафазні формувачі – одновібратори з різною тривалістю імпульсів:
S21 (ti = 1мкс): (XP5, XP6 / B26,C26, B27,C27),
S22 (ti = 256 мкс): (XP5, XP6 / B28,C28, B29,C29);
Генератор прямокутних імпульсів із двома виходами f1=2МГц і f2=1МГц, кожен з яких має парафазний вихід:
(XP9 / 15, 16,
XP9 / 17, 18);
Формувачі імпульсів з частотою f2/2і, і=1,…10 (512 –1 кГц):
(XP9 / 19 - 28);
Вузли АЦП і ЦАП (розрядність АЦП і ЦАП рівна 8),
АЦП (Вхід: XP7 / 24, GA: XP7 / 23, B/C’: XP7 / 22,
Вихід: XP7 / 25 / 32);
ЦАП (Вхід: XP8 / 25 – 32,
Вихід: XP8 / 24);
Вузол оперативної пам’яті ємністю 1К×8р. (керуючі сигнали: вибір кристалу, запис, дозвіл виходу),
( Вхід: XP8 / 1-10, WE’: XP8 / 21, OE: XP8 / 20, CE’: XP8 / 19,
Вихід: XP8 / 11-18);
Вузол лічильників – 10 двійкових розрядів (керуючі сигнали: інкремент, асинхронний скид),
(Вхід+1: XP9 / 11, Reset: XP9 / 12,
Вихід: XP9 / 1 – 10);
Вузол регістрів – 16-тирозрядний паралельно послідовний регістр (вхід синхронізації, вибір режиму роботи, послідовний вхі д, 16 паралельних входів, 16 паралельних виходів),
(Вхід: XP10 / 1 – 16, E: XP9 / 30, D: XP9 / 32, C: XP9 / 31,
Вихід: XP10 / 17-32);
Вузол бінарної індикації – 16 розрядів – VD3 – VD18;
Вузол цифрової індикації – Н0 – Н3 (входи спільні з бінарною: ВИХІД-0 – ВИХІД-15).
Живлення стенду: 5В, 1А (+5В – жовтий провідник, 0В – синій (чорний) провідник); в стенді передбачений захист від неправильного включення полярності. Для індикації включення живлення призначений світлодіод VD2 (+5В).
Стенд має додатковий роз’єм зовнішньої комутації типу ГРПМ1-31Г.
Виходи керуючих сигналів та входи вузлів індикації, а також живлення продубльовані на двох роз’ємах (XP5 і XP6). Виходи керуючих сигналів і живлення підключені до об’єднаних рядів В і С роз’ємів ХР5 і ХР6 (Ві і Сі), а входи індикації – до попарно об’єднаних суміжних контактів ряду А цих роз’ємів (А1 і А2 –вихід-0, А2 і А3 – вихід-1, …,А31 і А32 – вихід-15).
У всіх решти комунікаційних роз’ємів (крім ХР5 і ХР6) об’єднані контакти рядів з одинаковими номерами ( Аі, Ві, Сі, і = 1…32).
Побудова та робота всіх функціональних вузлів – тривіальна (див. Схеми електричні принципові). Для функціонування вузла АЦП/ЦАП необхідно встановити перемичку ХР7/18 – ХР7/19 (для запуску формувача “мінус15В”).
2. Порядок виконання роботи
2.1 Вивчити конструкцію лабораторного стенду “Схемотехнік 1”.
2.2 З’єднати формувачі входів S1-S8 з індикаторами VD3-VD11.
2.3 Вивести на індикатори два останні цифри своєї залікової книжки.
2.4 Дослідити з допомогою осцилографа роботу формувача парафазних перепадів імпульсів, одновібраторів та генератора прямокутних імпульсів.
3. Зміст звіту
3.1 Опис стенду “Схемотехнік 1”
3.2 Схеми комутації формувачів входів з індикаторами.
3.3 Необхідні пояснення до схеми.
3.4 Висновки.
4. Контрольні запитання
4.1 З яких вузлів і блоків складається лабораторний стенд “Схемотехнік 1”.
4.2 Які типи мікросхем дозволяє досліджувати стенд ?
4.3 Яке живлення застосовується в стенді!” ?
Лабораторна робота №2
Дослідження логічних елементів.
Мета роботи: Вивчення основних характеристик логічних інтегральних мікросхем і дослідження функції двох змінних алгебри логіки Буля на базі мікросхеми К155ЛАЗ.
Загальні положення
Функція , що залежить від n змінних х1х2,...,хn, називається булевою, або перемикаючою, якщо функція f і любий з її аргументів хi, і є EMBED Equation.3 приймають значення тільки з множини {0;1}. Аргументи булевої функції також називаються булевими.
Логічні схеми виконують операції над змінними, котрим ставлять у відповідність елекгричні сигнали, що можуть, як і змінні, приймати лише два значення. Такими сигналами можуть бути присутність напруги не менше заданої величини або відсутність її (останньому поняттю відповідає припущення, що напруга не перевищує деякої заданої достатньо малої величини). Ці сигнали, що визначаються рівнем напруги називаються потенціальними, а схеми, що їх використовують - потенціальними логічними схемами. Логічним змінним можуть відповідати також наявність або відсутність тактового імпульсу у визначені моменти часу. Такі сигнали і логічні схеми, що їх використовують, називають імпульсними. Якщо прийнято, що високий рівень сигналу відповідає логічній одиниці “1”, а низький логічному нулеві “0”, то така логіка називається додатньою, в протилежному випадку говорять про від’ємну логіку.
Основні (базові) логічні елементи показані на рис.1.
EMBED Visio.Drawing.6
логічний елемент "І" (AND);
логічний елемент "АБО" (ОR);
логічний елемент "Виключаюче АБО" (ХОR);
логічний елемент "НІ" (Інвертор) (INV);
логічний елемент "АБО-НІ" (NOR).
Рис 1. Умовні позначення логічних елементів.
В даній лабораторній роботі при дослідженні базових елементів булевої логіки використовують логічні елементи потенціального типу на біполярних транзисторах (мікросхема К155ЛАЗ).
Існує декілька простих логічних функцій, які можна реалізувати відповідно з допомогою декількох логічних схем:
а) логічне заперечення (інверсія, операція "НІ") полягає в отриманні змінної, що протилежна до даної, У = ā
б) логічне додавання (диз'юнкція, операція "АБО") полягає в тому, що функція приймає значення рівне 1, якщо хоча б один з аргументів рівний 1, У = a v b
в) логічне множення (кон'юнкція, операція "І") полягає в тому, що функція приймає значення рівне 1, якщо всі аргументі одночасно рівні 1, У= a ^ b
EMBED Visio.Drawing.6
EMBED Visio.Drawing.6
г) заперечення кон’юнкції (штрих Шеффера, операція "І-НІ"), яка містіть в собі логічне множення і заперечення, У= ā
EMBED Visio.Drawing.6
EMBED Visio.Drawing.6
д) заперечення диз'юнкції (стрілка Пірса, операція "АБО-НІ”), яка містить в собі логічне додавання і заперечення, У = ā
Логічні схеми, що реалізують останні дві функції, мають дві частини: перша являє собою схему, котра реалізує функцію множення і додавання, друга являє собою інвентор, побудований в простішому випадку на одному транзисторі. В зв'язку з тим, що з допомогою штриха Шеффера або стрілки Пірса можна вирішити будь-яку логічну задачу (обидві ці функції володіють необхідною і достатньою функціональною повнотою) за допомогою логічної схеми одного лише типу "І-НІ" чи "АБО-НІ можна повністю побудувати будь-який цифровий пристрій. Тому в інтегральному виконанні найбільше розповсюдження знаходять ці два види логічних схем. Зустрічаються логічні елементи на біполярних транзисторах, що являють собою об'єднання двох попередніх схем; їх входи розділені на частини -всередені кожної частини виконується операція "І", а між частинами операція "АБО" з подальшою операцією "НІ" (логічні елементи "I-АБО-НІ). Такі схеми дозволяють економити число інвенторів, що важливо з точки зору зменшення споживаної потужності, зменшення завад, що генеруються схемою при перемиканнях, збільшення швидкодії.
В інтегральній техніці знайшли застосування декілька типів основних логічних схем, які відрізняються елементами, що реалізують логічну операцію "1" чи "АБО", а також методом зв'язку між схемами в послідовних колах. Найбільшого поширення при виготовленні елементів малої і середньої степені інтеграції набула транзисторно-транзисторна логіка (ТТЛ). Елементи ТТЛ характерні тим. що з для зменшення впливу ємнісного навантаження (тобто з для підвищення швидкодії) вхідне коло таких елементів виконується на основі багатоемітерного транзистора по схемі з спільною базою, який має низький вхідний опір. В таких схемах необхідно, щоб коло, яке є генератором для багатоемітерного транзистора, при відключенні останнього було низькоомним і забезпечувало б швидке розсмоктування неосновних носіїв, накопичених в базі багатоемітерного транзистора. Для цього вихідний каскад попереднього однотипного елементу повинен бути достатньо потужним і низькоомним. Схема типового базового елемента ТТЛ представлена на рис 2. Даний елемент реалізує функцію "І-НІ в додатній логіці і функцію "АБО-НІ у від'ємній логіці, причому на транзисторах VТ2–VТ4 реалізовано складний інвентор, який здійснює операцію "НІ". Таке схемне рішення дозволило забеспечити високу навантажувальну здатність, достатню швидкодію і завадостійкість схеми, оскільки струм в закритому стані схеми створюється малим вихідним опором емітерного повторювача, зібраного на транзисторі VТЗ. а у відкритому стані струм, що поступає в схему, забезпечується малим вихідним опором відкритого транзистора VТ4.
Якщо на всі входи багатоемітерного транзистора VТ1 подані напруги, що відповідають рівню логічної одиниці, то струм через резистор НІ тече в базу транзистора VТ2, а потім підсилений струм з емітера VТ2 поступає в базу вихідного інвертуючого транзистора VТ4, відкриваючи його; при цьому транзистор VТЗ буде закритий і напруга на виході буде відповідати рівню логічного нуля. Якщо хоча б на одному вході багатоемітерного транзистора появиться вхідна напруга, що відповідає рівню логічного нуля, то відкриється відповідний перехід база-емітер, багатоемітерний транзистор перейде в стан насичення і потенціал його колектора стане близьким до нуля. Тобто. VТ2 закриється, VТЗ відкриється, а на виході схеми встановиться напруга, яка відповідає рівню логічної одиниці.
EMBED PBrush
EMBED PBrush
Рис. 2. Базова схема елемента "І–НІ" ТТЛ схеми з резистором в колекторі вихідного транзистора (а) і її умовне позначення (б).
Для збільшення логічних можливостей ТТЛ-схем до виводів від точок 1 і 2 інвертора під'єднується логічний розширювач (рис.3,а); при цьому реалізується логічна функція
"І-АБО-НI”:
EMBED PBrush a) б)
Рис.3. Логічний розширювач (а) і умовне графічне позначення (б) логічної схеми “І – АБО – НІ” .
Поняття додатньої і від'ємної логіки. В додатній логіці лог. " 1" відповідає високий рівень цифрового сигналу, лог. "О" - низький рівень. Тому один і той самий елемент наприклад мікросхеми К155ЛАЗ відповідає двом логічним функціям, в нашоми прикладі це функція "І-НГ для додатньої логіки і - "АБО-НI для від'ємної логіки.
Основні електричні параметри базових логічних елементів (ЛЕ) визначають характеристики практично всіх мікросхем, що входять до конкретної серії, і визначають можливість сумісної роботи мікросхем різних серій в складі апаратури. До таких параметрів відносяться:
швидкодія;
споживна потужність (РСП);
завадостійкість (Uзв);
коефіцієнт розгалуження по виходу (навантажувальна здатність) (КРОЗ);
коефіцієнт об'єднання по входу (КоБ).
Швидкодія визначається динамічними параметрами цифрових мікросхем, до яких відносяться:
t 0,1 – час переходу їз стану низького рівня в стан високого рівня;
t 1,0ЗТР – час затримки розповсюдження при включенні;
t 1,0ЗТ – час затримки включення;
t 0,1 ЗТ – час затримки виключення;
t 0,1ЗТР – час затримки розповсюдження сигналу при виключенні;
tЗТРСР – середній час затримки розповсюдження сигналу;
і – тривалість імпулса;
fр-робоча частота.
Середній час затримки розповсюдження t ЗТРСР = 0,5 (t1,0ЗТР + t0,1ЗТР ) є усередненим параметром швидкодії, що використовується при розрахунку часових характеристик послідовно включених цифрових мікросхем. В довідникових даних найбільш часто приводяться наступні динамічні параметри цифрових мікросхем: t1,0зт, t0,1зт, t1,0зтр, t0,1зтр.
На рис.4. показані рівні відліків, відносно яких визначаються вказані динамічні параметри.
EMBED Visio.Drawing.6
Рис.4. Рівні відліків цифрового сигналу, відносно шасе визначаються динамічні параметри цифрових мікросхем.
Потенціальні логічні елементи при роботі в складі цифрового пристрою можуть знаходитись в статичному режимі (в стані "0" або "1") чи в динамічному режимі (перехідний процес). В залежності від виду технології, по якій виконано ЛЕ, потужність, споживана від джерела живлення, різна для кожного стану. Одні елементи споживають більшу потужність в статичному режимі, яка лише незначно збільшиться в момент перемикання, другі навпаки, характеризуються значним зростанням споживаного струму під час перемикання.
Середня споживана потужність логічних елементів в статичному режимі :
Рспср=0,5 (Р0 сп+Р1 сп),
де Р°сп – потужність споживана мікросхемою при вихідному стані
Р1 сп – потужність споживана мікросхемою при вихідному- стані "1".
ЛЕ із зростаючим споживанням в динамічному режимі крім статичної середньої потужності характеризуються потужністю, споживаною на максимальній частоті перемикання. Прикладом таких мікросхем є мікросхеми КМОП, які споживають мікроамперні струми живлення, коли нема перемикаючих сигналів.
Допустима границя статичної завадостійкості ЛЕ обмежує рівень вхідної напруги, яка ще не викликає випадкового спрацювання.
В статичному режимі розрізняють статичну завадостійкість по низькому U0ЗВ і високому U1ЗВ рівнях. Значення U0ЗВ і U1ЗВ визначать з допомогою перехідних характеристик. Параметр U1ЗВ визначається, як різниця мінімальної напруги високого рівня U1ВХmin і напруги в точці перегину верхньої кривої. Параметр U0ЗВ визначається як різниця напруг в точці перегину нижньої кривої і максимальної напруги низького рівня U0ВXmax.
Для більш повної оцінки завадостійкості схеми одночасно з статичною необхідно враховувати динамічну завадостійкість. Завадостійкість в динамічному режимі залежить від тривалості, амплітуди і форми сигналу завади, а також від запасу статичної завадостійкості і швидкості перемикання ЛЕ.
Коефіцієнт розгалуження по виходу КРоз (навантажувальна здатність) визначає число входів аналогічних елементів, які можуть бути без порушення працездатності під'єднані до виходу попереднього ЛЕ. При збільшенні навантажувальної здатності розширяються можливості застосування цифрових мікросхем і зменшується число корпусів мікросхем в пристрої. Але при цьому погіршуються деякі параметри цифрових інтегральних схем: знижується швидкодія і завадостійкість та зростає споживана потужність.
Коефіцієнт об'єднання по входу Коб визначає максимальне число входів цифрових мікросхем. Розрізняють коефіцієнти об'єднання по входу І КобІ та по входу АБО КобАБО. Для збільшення числа входів в окремих ЛЕ, які входять в серію, передбачають спеціальні входи для організації схеми розширення (точніше, нарощування числа входів), При цьому в серію цифрових мікросхем вводиться схема розширювача.
EMBED Visio.Drawing.6
Рис. 5. Функціональна схема мікросхеми К155ЛАЗ.
Технічні характеристики мікросхеми К155ЛАЗ.
Uж = +5V ± 5% kроз = kОб = 10
I0Вих = 16mA U0Вих = 0,4 V
I1Вих = -0,8mA U1Вих = 2,4 V
I0Вх = -1,6mA U0Вх = 2 Vmin
I1Вх = 40µA U1Вх = 0,8 Vmax
I1,0Зат = 15ns t0,1Зат = 22 ns
Порядок виконання роботи.
1. Ознайомитися з теоретичною частиною лабораторної роботи.
2. Отримати від керівника елементи, необхідні для виконання роботи.
3. Нарисувати схеми комутації мікросхеми К155ЛАЗ на стенді для виконання дослідів лабораторної роботи.
4. Дослідити елемент 2”І-НІ” на базі мікросхеми К155ЛАЗ.
5. Дослідити елемент "НІ” на базі мікросхеми К155ЛАЗ.
6. Зібрати і дослідити логічний елемент З”І-НІ”, використовуючи елементи 2"І-НІ" і "НІ". Записати функцію логічного перетворення функції.
7. Зібрати та дослідити схему ''ВИКЛЮЧАЮЧЕ АБО" на елементах 2"І-НІ” мікросхеми К155ЛАЗ, записати функцію логічного перетворення функції.
3. Зміст звіту.
1. Мета роботи.
2. Короткі відомості з теорії.
3. Короткий опис і умовне позначення мікросхеми К155ЛАЗ.
4. Умовні графічні позначення, робочі схеми дослідів, таблиці по кожному з виконаних
дослідів, логічні перетворення функцій.
5. Висновки по роботі.
4. Контрольны запитання.
Які сигнали називаються потенцыальними, а якы ымпульсними?
Які основні параметри інтегральних схем серії TTL?
Як визначити середній час затримки розповсюдження ЛЕ?
Як визначити завадостійкість ЛЕ?
Що таке коефіцієнт об’єднання по входу і коефіцієнт розгалуження по виходу і як вони впливають на можливості застосування цифрових мікросхем?
Як працює базовий TTL – елемент?
Які основні особливості елеентів TTL і як вони впливають на навантажувальну здатність TTL – схем?
Яка функція називається Булевою?
Які основні функції двох змінних в алгебрі Буля?
Що таке базис функції?
Навести приклад поняття додатньої і від’ємної логіки.
Лабораторна робота № 3-4
Тригерні схеми.
Мета роботи: вивчення і дослідження основних структур тригерних пристроїв в логічному базисі І-НЕ та І-АБО-НЕ з потенційним представленням інформації.
В процесі виконання роботи студенти знайомляться зі схемами найбільш поширених тригерів (RS, Д, Т, ІК - типів), з особливостями асинхронних, синхронних і двотактних тригерів, реалізують вказані тригери на елементах І-НЕ і досліджують їх роботу в різних режимах.
1. ЗАГАЛЬНІ ПОЛОЖЕННЯ
Функціональні вузли і пристрої ЕОМ синтезуються на основі двох типів логічних схем: комбінаційних (див. лабораторні роботи №1, 2) і цифрових автоматів.
Тригер, як типовий елемент цифрового автомата, являє собою пристрій, що може знаходитись в одному з двох стійких станів і переходить з одного стану в другий під дією зовнішніх сигналів. Зміна стану, як правило залежить не тільки від біжучих значень вхідних сигналів, але і від попереднього стану тригера. Інформація про попередній стан, яка поступає з виходів тригера, разом із зовнішніми сигналами керує його роботою. Тому тригери є пристроями із зворотніми логічними зв'язками і складаються з двох частин: елементу пам'яті (власне тригера) і схеми управління, виконаної, як правило, за допомогою комбінаційної схеми. Схема управління перетворює інформацію, що поступає на її входи хІ,х2,...,хm в комбінацію сигналів, яка діє на входи власне тригера.
Логічна функція, що встановлює залежність стану, в який переходить тригер з біжучого стану при дії на нього заданих сигналів управління, називається функцією переходів тригера. Функції переходів задаються логічними формулами або у вигляді таблиць.
В таблиці містяться значення інформаційних та синхросигналів на вході тригера, а також значення вхідних сигналів (внутрішніх станів тригера) після закінчення дії синхросигналу.
Закон функціонування тригера може бути заданий і у вигляді характеристичного рівняння логічної функції виду:
Qn+1=f(Qnxin),I=1,2,…,m, (1)
де Qn+1-стан тригера після закінчення дії синхросигналу в момент tn+1;
Qn- стан тригера до приходу синхросигналу;
xin значення сигналу на інформаційному вході в момент tn.
Між таблицею переходів і характеристичним рівнянням існує взаємно однозначна відповідність, тобто від таблиці переходів зажди можна перейти до характеристичного рівняння шляхом виводу СДНФ з таблиці.
По рівню вхідного сигналу тригери поділяються на тригери з прямими входами (запис інформації відбувається рівнем "1") та з інверсними входами (запис інформації відбувається рівнем "0") і вхід відмічається знаком інверсії.
Крім того, тригери бувають одно - та двотактними. В однотактних тригерах запис відбувається по передньому фронту сигналу запису, а в двотактних - по задньому, тобто в момент закінчення дії сигналу запису.
В свою чергу, всі тригери діляться на синхронні та асинхронні. В асинхронних тригерах запис інформації відбувається в любий момент часу, а в синхронних - тільки при наявності синхросигналу.
Асинхронні тригери.
Основним асинхронним елементом пам'яті служить RS-тригер, зображений на рис.1.
EMBED Visio.Drawing.6
Рис. 1. Схема та умовне графічне позначення асинхрон ного RS-тригера з інверсними (а), прямими (б) входами.
Стани асинхронного RS-тригера.
Таблиця 1.
EMBED Visio.Drawing.6
Рис. 2. Схема (а), умовне графічне позначення (б) синхронного RS-тригера з прямими входами.
Стани синхронного RS-тригера
Таблиця 2
Тригером RS-типу називається логічний пристрій з двома стійкими станами і двома інформаційними входами R і S. При подачі сигналу запису на вхід S (вхід встановлення) в тригер запишеться "1", тобто Q=1, Q=0 (таб. 1). При подачі сигналу на вхід R (вхід скидання) в тригер запишеться "0", тобто Q=0, Q=1. Одночасно подавати записи на входи - заборонено, так як після закінчення їх дії тригер встановлюється в невизначений стан. Так як RS-тригер є складовою частиною всіх інших тригерів, розглянемо більш детально основні структурні схеми RS-тригерів. Асинхронний RS- тригер є найбільш простим по структурі. Він має тільки два логічних елементи (мінімальну кількість). Даний тригер можна побудувати на елементах ("АБО-НІ"), "І-АБО-НІ" та інших, виходячи з його характеристичного рівняння. На рис. 1 приведено два варіанти реалізації асинхронного RS-тригера на логічних елементах "І-НІ", "АБО-НІ". На рисунках RS-тригер представляє собою власне тригер, на входи котрого поступають інформаційні сигнали. При цьому на інформаційних входах RS - тригера, виконано на елементах "І-НІ" (рис.1 а), діють сигналами S і R, рівень яких відповідає "0" (тригер з інверсними входами). Даний тригер встановлюється в стан "1" (Q=1) сигналом S=0 в стан "0" (Q=0) сигналом R=0. Для нього забороненою комбінацією є комбінація сигналів RvS=0, тобто необхідно виключити одночасну появу двох нулів на його входах. RS-тригер зоображешш на рис. 1б, встановлюється в стан "1" (Q= 1), при S=1 і стан "0" (Q=0) при R=1 (тригер з прямими входами). Для нього забороненою є комбінація сигналів R*S=1.
Синхронні тригери.
Важливу роль в цифрових пристроях відіграють RS-тригери з синхронізуючими (тактовими) і інформаційними (програмуючими) входами (рис.2). На відміну від асинхронного, даний тригер на кожному інформаційному вході має додаткові схеми співпадіння, перші входи яких об'єднані і на них подаються синхронізуючі сигнали. Другі входи схем співпадіння є інформаційними. Зміна стану тригера можлива лише при наявності одиничного сигналу на синхронізуючому вході С. При нульовому значенні цього сигналу інформація на управляючих входах R і S не сприймається і тригер зберігає свій попередній стан. Таблиця переходів асинхронного тригера (таб.2) співпадає з таблицею переходів синхронного тригера при Сn= 1 -const.
Синхронні тригери окрім синхронізуючих входів, можуть мати і асинхронні входи R i S.
Характеристичні рівняння синхронного RS-тригера мають вигляд:
для прямих входів: Qn+1=CnSnvRnQnvCnQn, (2)
для інверсних входів: Qn+1=CnSnvCQnvRnQn,
Задавшись Сn= 1, можна отримати рівняння асинхронного триггера:
для прямих входів: Qn+1=SnvRnQn;
для інверсних входів: Qn+1=SnvRnQn. (3)
Крім RS-тригерів застосовуються ще три види синхронних тригерів: JK, T і D- типів.
Тригери D-типу.
Тригером D-типу називається логічний пристрій з двома стійкими станами і одним інформаційним входом D. В D-тригерах значення змінної в момент tn+1 співпадає із значенням вхідної змінної в момент tn, тому тригер такого типу в літературі називають тригером затримки.
Характеристичне рівняння D-тригеру має вид:
Qn+1=CnQn v CnDn (4)
З рівняння видно, що при наявності тактуючого сигналу (с=1) тригер переходить в стан Qn+1=Dn, а при відсутності тактуючого сигналу (с=0) тригер зберігає попередній стан.
На рис.3 представлений варіант реалізації однотактного синхронного D-тригера, виконаного на елементах “І-НІ”. Вхід D-інформаційний, вхід C-тактовий (синхронізуючий). При D=1 і С=1 на вході DD1.1 формується лог. Рівень “0”, який поступає на входи DD1.2 і DD1.3, здійснює встановлення тригера в стан Q=1 і одночасно блокує включення DD1.2. При D=0 і C=1 вихід DD1.1 залишається закритим (на виході DD1.1 рівень ‘1”), відкриється DD1.2 і рівень ‘0” сформований на його виході, встановить тригер в стан Q=1 (Q=0). Таким чином, при C=1 в тригер завжди записується інформація, що відповідає інформації на вході (табл.3).
EMBED Visio.Drawing.6
Рис.З. Схема (а),умовне графічне позначення (б) синхронного D-тригера.
Стани синхронного D-тригера
Таблиця З
Тригери T-типу.
Тригери T-типу (лічильний тригер) називається логічшш пристрій, який має два стійких стани і один вхід Т, і змінює свій стан на протилежний всякий раз, коли на вхід Т приходить управляючий сигнал.
Функціонування T-тригера описується наступним характерис тичним рівнянням:
Qn+1=T * Qn v TnQn (5).
На рис.4 приведено варіант реалізації однотактного синхронного T-тригера, виконаного на елементах "І-НІ". Присутність на входах R і S взаємно протилежних сигналів дозволяє після приходу тактового імпульсy на вхід С встановити на виходах наперед задану комбінацію рівнів: Q=Н, Q=В і навпаки (таблиця 4).
EMBED Visio.Drawing.6
Рис.4. Схема однотактного Т-тригера.
Cтани Т-тригера.
Таблиця 4
Тригери JK-типу.
Тригером JK-типу називається логічний пристрій, який має два стійких стани і два інформаційних входи Jта К, і змінює свій стан на протилежний при JK-1, тобто при JK=1 Qn+1=Qn, а в усіх інших випадках функціонує у відповідності з таблицею істиності синхронного RS-тригера, при цьому вхід J еквівалентний входу S, а вхід К- входу R.
Характеристичне рівняння JK-тригера можна записати наступним чином:
Qn+1 =K Qn v 1n Qn (6)
На рис. 5 приведено варіант реалізації одаотактного синхронного JK-тригера, виконаного на елементах "І-НІ". Тригер JK-типу є найбільш універсальним. В його таблиці станів (таб. 5) відсутня стрічка невизначеності. На основі .JK-тригеру шляхом нескладних зовнішніх комутаційних змін можна отримати схеми, які виконують функцій RS-,D- i T,-тригерів.
Для надійної і чіткої роботи тригерних комірок в багаторозрядних пристроях (регістрах, лічильниках) призначені двотактні тригери, які називають master-slave, що перекладається як майстер-помічник. Структурна схема такого Т-тригера, що складається із двох RS-тригерів показана на рис.6. Входи С обох тригерів ТМ (майстра) і ТS (помічника) з'єднані через інвентор DD1.
На рис.7 показана схема двохтактного JK-тригеру, а в таблиці 6 приведені його стани.
EMBED Visio.Drawing.6
Рис.5. Схема однотактнного JK-тригера.
Стани JKтригера.
Таблиця 5
2. ХАРАКТЕРИСТИКИ ДОСЛІДЖУВАНОГО ТРИГЕРА
Мікросхема К155ТМ2 включає два незалежних D-тригери, що мають загальну тину живлення. У кожного тригера є входа D,S,R, а також вихода Q i Q1(рис.8). Входи S і R - асинхронні, тому що вони змінюють стан тригера незалежно від сигналу на тактовому вході; активний рівень для них низький. Асинхронне встановлення погрібного стану рівнів на виходах отримаємо, коли на входи S і R подаємо взаємнопротилежні логічні сигнали. В цей час входи С і D відключаються. Якщо на входи S і R тригерів ТМ2 одночасно подається напруга низького рівня стан виходів (Q і Q виявиться невизначеюш. Завантажити в тригер вхідщ рівні В або Н (1 або 0) можна якщо на входи S і R подати напругу високого рівня. Сигнал з входу D передається на виходи Q і Q по додатньому перепаду імпульса на тактовому вході С (від Н до В). Для того щоб тригер перемикався правильно (тобто згідно таблиці 7), рівень на вході D потрібно зафіксувати заздалегідь перед приходом тактового перепадy. Захисний часповинен перевищувати час затримки розповсюдження сигналу в тригері.
EMBED Visio.Drawing.6
Рис.6. Схема двохтактного T – тригера.
EMBED Visio.Drawing.6
Рис.7. Схема двохтактного JK-тригера.
Стани двохтактного JK-тригера
Таблиця 7
ПОРЯДОК ВИКОНАННЯ РОБОТИ
З.1. Ознайомитися з теоретичною частиною роботи.
3.2. Отримати від керівника елементи, необхідні для виконання роботи.
3.3. Нарисувати схеми комутації мікросхеми К155ЛАЗ і К155ТМ2 на стенді для виконання дослідів лабораторної роботи.
3.4. При роботі в статичному режимі для контролю станів тригера до виходів необхідно підключити індикаторні світлодіоди (свічення світлодіодів означає стан "1"). Для запуску триггера по входах R i S використовувати тумблерні регістри, по входу С - формувач одиночних імпульсів додатньої полярності. Для дослідження D-тригерів і JK-тригерів на інформаційні входи подавати сигнали з тумблерних регістрів, а на входи С – з формувача одиночних сигналів позитивної полярності.
3.5. Для роботи в динамічному режимі на входи подавати сигнали з тумблерних регістрів, а на вхід С подавати синхроімпульси з генератора стенду. Осцилограми знімати з виходів Q i Q.
3.6. Зібрати схему асинхронного RS-тригера на елементах 2"I-НІ". Дослідити його в статичному режимі. Скласти таблицю станів.
3.7. Зібрати синхронний RS-тригер на елементах 2"І-НІ”.Дослідити його в статичному режимі. Скласти таблицю станів.
3.8. Зібрати синхронний D-тригер на елементах 2"І-НІ".Дослідити його в статичному режимі. Скласти таблицю переходів.
3.9. Зібрати двотактний Т-тригср на елементах 2"І-НІ".Дослідити його в статичному і динамічному режимах. Скласти таблицю переходів і зняти осцилограму.
3.10. Дослідити в статичному і динамічному режимах D-тригер (м/с К155ЛАЗ) і (м/с К155ТМ2). Скласти таблицю переходів і зняти осцилограму.
3.11. Дослідии в статичному і динамічному режимах подільник частоти на 2 і на 4 на базі синхронного D-тригера (м/с К155ТМ2). Зняти осцилограми.
Стани D-тригера мікросхеми КІ55ТМ2
Таблиця 6
EMBED Visio.Drawing.6
Рис.8 D-тригер мікросхеми К155ТМ2
а)-структурна схема одного каналу;
б)-функціональна схема;
в)-нумерація виводів;
4. ЗМІСТ ЗВІТУ
4.1. Мета роботи.
4.2. Короткі відомості з теорії.
4.3. Короткий опис і умовне позначення м/с К155ЛАЗ, м/с К155ТМ2, К155ТВ1.
4.4. Умовні позначення, схеми, таблиці, осцилограми для кожного з дослідів.
4.5. Висновки по роботі.
5. КОНТРОЛЬНІ ЗАПИТАННЯ
5.1. В чому полягає принципова відмінність елементів пам'яті від комбінаційних схем?
5.2. Що таке тригер?
5.3. Який спосіб задання законів функціонування тригерних пристроїв?
5.4. По яких ознаках класифікуються тригерні пристрої?
5.5. Які основні функціональні типи тригерів?
5.6. Що таке тригери з внутрішньою затримкою і в чому їх переваги?
5.7. Привести схеми взаємного перетворення тригерів.
Лабораторна робота № 5
Дослідження лічильників.
Мета роботи: вивчення принципів побудови лічильників і лічильних схем, виконаних на інтегральних елементах з потенційним представленням інформації. У процесі виконання роботи студенти оволодівають практичними навиками побудови підсумовуючих, віднімаючих і реверсивних лічильних схем з натуральним і довільним порядком лічби на основі JК-тригерів і D-тригерів і збирають на стенді різні лічильні схеми, досліджують їхню працездатність на основі К155ТМ2, К155ИЕ5, КІ55ИЕ7), заповнюють таблиці станів лічильника, знімають осцилограми з виходів лічильника.
Загальні положення.
Однією з поширених операцій, що виконуються в обчислювальних пристроях цифрової обробки інформації, є підрахунок числа сигналів. Вузол обчислювальних пристроїв, що призначенй для підрахунку числа вхідних сигналів, називається лічильником. Класифікують лічильники по системі числення, по операції, яка реалізуються, по організації ланцюгів переносу та по інших ознаках [1].
Основою любого лічильника служить лінійка з декількох тригерів. Різні варіанти лічильників відрізняються схемами керування цими тригерами. Між тригерами додаються логічні зв'язки, призначення яких — заборонити проходження в циклі підрахунку лишнім імпульсам.
До основних параметрів лічильника відносяться:
К — модуль лічби або коефіцієнт перерахунку лічильника;
N — ємність лічильника;
fmax — максимальна частота надходження вхідних сигналів;
tb — час встановлення лічильника.
Для лічильників, які спрацьовують по рівню тактового сигналу, tb характеризує максимальний часовий інтервал між моментом надходження лічильного сигналу й моментом установлення коду лічильника. Для лічильників, які працюють у режимі з внутрішньою затримкою, tb визначається максимальним часом між моментом закінчення лічильного сигналу й моментом встановлення коду лічильника. Максимальний час встановлення лічидльника tbmax (із стану 11... 1 в стан 00...0) буде залежати від організації переносу. Параметри fmax, і tbmax визначають швидкодію лічильника.
Лічильники зі звичайним порядком лічби.
Простий лічильник — тригер з лічильним входом, який здйснює підрахунок і зберігання результату підрахунку не більше двох сигналів. З'єднавши декілька лічильних тригерів (подільників частоти) певним чином, дістанемо схему багаторозрядного лічильника. У складі сучасних серій лічильних мікросхем для побудови лічильників знайшли широке застосування О-тригери та ЛОтригери.
EMBED PBrush
Рис.1. Асинхронний сумуючий лічильник.
При використанні D-тригера в якості лічильного його інвертуючи вихід з'єднується з своїм входом D. Підсумовуючий синхронний лічильник на D-тригерах отримаємо, якщо інвертуючий вихід попереднього тригера з'єднати з входом С наступного тригера. У віднімаючому лічильнику прямий вихід попереднього тригера з'єднати з входом С наступного тригера. Реверсивні лічильники підраховують число імпульсів як у прямому, так і у зворотньому напрямках. Для побудови реверсивних лічильників-необхідно передбачити схеми, які пропускають сигнали на входи наступних тригерів або з інверсних, або з прямих входів попередніх тригерів. При побудові підсумовуючого асинхронного лічильника на JК-елементах необхідно з'єднати прямий вихід попереднього тригера з входом С наступного тригера. У віднімаючого асинхронного лічильника на JК-тригерах необхідно з'єднати інверсний вихід попереднього тригера з входом С наступного тригера. Асинхронні реверсивні послідовні лічильники на JK-тригерах будуються аналогічно реверсивним лічильникам на D-тригерах.
Асинхронні схеми лічильників мають низьку швидкість. Час встановлення таких лічильників рівний сумі часу встановлення всіх тригерів лічильника. Збільшення швидкодії можна досягти шляхом зменьшення часу розповсюдження переносу, використовуючи лічильники з наскрізними, паралельними і груповими переносами.
При груповому переносі багаторозрядний лічильник розбивають на декілька груп. У середині кожної групи організується наскрізний або паралельний перенос, а між групами послідовний перенос. Реалізація лічильників з паралельним переносом на одноступеневих D-тригерах потребує додаткових апаратурних затрат і, відповідно ускладнення схеми.
Паралельний перенос легко реалізується на JК-тригерах, які мають по декілька J- та К-входів, з'єднаних знаком кон'юнкції.
EMBED PBrush
Мал.2. Синхронний лічильник з паралельним переносом.
Розглянуті лічильники мали коефіцієнт переліку 2n, де п — число розрядів лічильника. Але на практиці виникає необхідність у лічильниках, коефіцієнт переліку яких відмінний від 2n. Принцип побудови таких лічильників заключається у виключенні "зайвих" стійких станів в лічильника з К=2n, тобто в організації схем, які забороняють деякі стани. Число заборонених станів М=(2n) – К.
В залежності від того, які стани лічильника вибираються робочими, усі лічильники з довільним коефіцієнтом переліку можна розділити на лічильники з довільним і звичайним порядком лічби.
Розглянемо спосіб побудови лічильника із звичайним порядком лічби. У таких лічильниках зменшення числа стійких станів досягається за рахунок скидання його в нульовий стан при запису заданого числа сигналів. До лічильника додається логічний пристрій, який перевіряє умову: "код на лічильнику відображає число рівне К, і в залежності від результату перевірки направляє вхідний сигнал або в шину "встановлення О" або на підсумування до записаного коду". Ця умова може бути перевірена n-вхідною схемою "І", зв'язаною з прямими виходами тих тригерів, які при запису в лічильнику числа К повинні знаходитись в стані "1".
Лічильники з довільним порядком лічби.
У практиці проектування лічильних схем з К≠2 часто застосовується принцип організації лічби на основі лічильників з К=2n+1 , тобто на лічильниках, які дозволяють збільшити модуль рахунку на одиницю. Для побудови такого лічильника потрібний модуль рахунку треба представити у вигляді добутку співмножників (груп), кожний з яких складаєься з чисел степеня 2 і додаткових одиниць. Наприклад, 9=(2+1)(2+1) 10=(2+1)2=(4+1)2, 11=2(4+1), 12=4(2+1), 13=4(2+1)+1 , 14=2x2(2+1)+1, 15=(2+1)(4+1).
ПОРЯДОК ВИКОНАННЯ РОБОТИ
Роботу виконують на лабораторному стенді.
А. Дослідження мікросхеми К155ИЕ5
1. По вказівці викладача зробити відповідне підключення М/С К155ИЕ5 на стенді.
2. Шину встановлення "0" підключити до одного із тумблерів тумблерного регістра для встановлення лічильника в "0".
3. Прямі виходи лічильника підключити до індикаторних ламп.
4. Для перевірки роботи лічильника в статичному режимі до входу лічильника підключити генератор одиночних імпульсів (ГОІ).
5. Натисканням кнопки "ПУСК" на ГОІ перевірити працездатність лічильника по тактах, фіксуючи стани лікчильника по індикаторних лампах і заносячи їх у таблицю №1.
6. Перевірити дію шини обнуления лічильника, заповнивши лічильник довільникм числом сигналів. Потім подати обнулючий потенціал.
7. Для перевірки роботи лічильника, в динамічному режимі подати на вхід лічильника синхронізуючі імпульси СІ1.
8. Синхронізацію осцилографа провести сигналом з прямого виходу старшого розряду лічильника.
9.Підключаючи на вхід осцилографа по черзі прямі виходи тригерів лічильника, починаючи з молодшого розряду, упевнитися, що кожний наступний розряд ділить частоту сигналів, які поступають на вхід, удвічі.
10.Зобразити часові діаграми роботи розрядів лічильника, які будуть спостерігатися на екрані осцилографа.
Б. Дослідження мікросхеми К155ИЕ5. як подільника частоти на 3, на 7
1. По вказівці викладача зробити відповідне підключення М/С К155ИЕ5, як подільника частоти на 3 і на 7, перевірити її працездатність.
2. Виконати П.2-10, що вказанні в розд.А .
В. Дослідження мікросхеми К155ИЕ7.
1. По вказівці викладача зробити відповідне підключення М/С К155ИЕ7 на стенді.
2. Виконати П.2-10 з розділу А.
Г. Дослідження мікросхеми К155ИЕ7, як подільника частоти на З, на7, на ІЗ.
1. По вказівці викладача зробити відповідне підключення М/С К1...
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора