Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Розрахунок і побудова блоку пам’яті
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Не вказано
Інформація про роботу
Рік:
2008
Тип роботи:
Методичні вказівки
Предмет:
Архітектура комп'ютерів
Частина тексту файла (без зображень, графіків і формул):
МІНІСТЕРСТВО ОСВІТИ ТА НАУКИ УКРАЇНИ
НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ ”ЛЬВІВСЬКА ПОЛІТЕХНІКА”
Розрахунок і побудова блоку пам’яті
Методичні вказівки до графічно-розрахункової роботи
з курсу “Архітектура комп’ютерів”
для студентів базового напрямку 6.08.04 “Комп’ютерні науки”
Затверджено на засіданні кафедри
“Системи автоматизованого проектування”
Протокол №9 від 2008 р.
Львів – 2008
РОЗРАХУНОК І ПОБУДОВА БЛОКУ ПАМ’ЯТІ : Методичні вказівки до графічно-розрахункової роботи з дисципліни “Архітектура комп’ютерів” для студентів базового напрямку 6.08.04 “Комп’ютерні науки”/ Укл. Панчак Р.Т., Процько І.О., Теслюк В.М., НУ “Львівська політехніка”, 2008.
Укладачі: Р.Т. Панчак, ст. викл. ,
І.О. Процько, канд. техн. наук, доцент,
В.М. Теслюк, канд. техн.наук, доцент.
Відповідальний за випуск С.П. Ткаченко, канд. техн.наук, доц.
Рецензенти : В.І. Каркульовський, канд. техн.наук, доц.,
П.О. Кравець, канд. техн.наук, доц.
ЗМІСТ ГРАФІЧНО-РОЗРАХУНКОВОЇ РОБОТИ ( ГРР )
РОЗРАХУНОК І ПОБУДОВА БЛОКУ ПАМ’ЯТІ
Графічно-розрахункова робота повинна складатись iз наступних роздiлiв:
Завдання до графічно-розрахункової роботи.
Вступ.
1. Вибір і обгрунтування типу мікросхеми пам’яті.
2. Виділення адресного простору для блоку пам’яті.
3. Опис визначення кількості мікросхем пам’яті в блоці.
4. Синтез схеми дешифратора адрес для блоку пам’яті.
Аналіз результатів та висновки.
Список використаної літератури.
Додаток (принципова електрична схема блоку пам’яті).
СИСТЕМА ПАМ’ЯТІ В АРХІТЕКТУРІ КОМ’ЮТЕРА
Важливим і необхідним компонентом в складі архітектури комп’ютера – є пам’ять від якої залежить продуктивність комп’ютера. Система пам'яті є функціональною частиною обчислювальної системи, призначеною для запису, зберігання та видачі інформації.
Існує багато класифікуючих ознак для запам’ятовуючих пристроїв (ЗП) :
- за фізичною природою середовища, яке використовується для зберігання інформації: електронні, на пристроях із зарядовим зв'язком (ПЗЗ), магнітні, на циліндричних магнітних доменах, ультразвукові лінії затримки (магніто-стрикційні, кварцові, зі спеціальних сплавів скла), кріогенні, голографічні;
- за функціональною ознакою ЗП поділяють на: ОЗП (оперативний запам’ятовуючий пристрій), ПЗП (постійний запам’ятовуючий пристрій). Оперативна пам’ять ОЗП (RAM, Random Access Memory, пам’ять з довільним доступом) та постійна пам’ять ПЗП (ROM, Read Only Memory, пам’ять тільки для читання). Інформація заноситься у ПЗП під час виготовлення або на етапі його програмування у спеціальному пристрої – програматорі. ПЗП працює в режимах зберігання та зчитування і використовується для зберігання таблиць, констант, кодів команд програм, стандартних підпрограм, наприклад, підпрограм ВIOS, РОS. На відміну від ROM, RAM – енергозалежний пристрій, його інформація при відключенні напруги живлення стирається;
- за способом звертання ЗП поділяють на адресні з довільним і послідовним доступом, а також асоціативні – звертання до комірок пам’яті виконується на основі логічного змісту;
- за технологічним виконанням ЗП поділяють на напівпровідникові (n-МДН, КМДН, ТТЛШ, І2Л та флеш інші інтегральні технології), магнітні, оптичні.
- за способом зберігання інформації ЗП бувають статичні та динамічні (dynamic) ОЗП. Статичний тип пам’яті містить комірки, фізичний вихідний стан яких під час звертання не руйнується. Динамічний тип пам’яті будується на конденсаторних запам’ятовувачах, які вимагають періодичної регенерації за допомогою спеціальних схем. Статичний тип пам’яті більш швидкодіючий, значно важче організувати і виготовити значні об’єми і, відповідно, набагато більшої вартості в порівнянні з динамічними ОЗП.
- за швидкістю обміну інформацією з коп’ютерною системою розрізняють такі типи пам'яті: регістрова пам'ять процесора, внутрішня кеш-пам'ять, зовнішня кеш-пам'ять, оперативна пам'ять, постійна пам'ять, зовнішня пам'ять.
Схема. 1. Основні блоки пам’яті в архітектурі комп’ютера.
Надоперативний ЗП або регістрова пам'ять мікропроцесора являє собою сукупність регістрів загального призначення. Звернення до НОЗП не потребує від мікропроцесора виставлення адреси на шину АВ під час зчитування/запису інформації, тому операції з НОЗП є найбільш швидкодіючими. Час вибірки НОЗП-5-7 нc. Загальна кількість 8- або 16-розрядних регістрів у мікропроцесорі зазвичай становить від 16 до 64.
Внутрішня кеш-пам'ять - це оперативна пам'ять статичного типу ємністю 1-16 кбайт, яку вбудовано безпосередньо у мікропроцесор. Внутрішня кеш-пам'ять працює на тактовій частоті процесора. У моделях i386, і486 кеш-пам'ять спільна для даних і команд. У Реntіum кеш-пам'ять використовується окремо для команд і даних.
Зовнішня кеш-пам'ять так само, як і внутрішня, являє собою пам'ять статичного типу, однак має значно більшу ємність. Вона встановлюється на системній платі і працює на частоті шини. Зовнішню кеш-пам'ять призначено для зменшення кількості звернень до інших менш швидкодіючих пристроїв пам'яті. Ємність зовнішньої кеш-пам'яті в сучасних ПЕОМ становить зазвичай 64 кбайт - 1 Мбайт і має тенденцію до збільшення.
Оперативний ЗП. В самих перших коп’ютерних системах в якості оперативної пам’яті використовувалась динамічна пам’ять DRAM (Dynamic RAM). Тому значні кошти компаніями вкладались на покращання ідеології побудови мікросхем пам’яті динамічного типу. Розроблялись нові типи архітектур, де в кожній новій архітектурі застосовувалась нова схема работи з пам’ятю, що приводило до зменшення затримок в процесі доступу і планомірного збільшення тактової частоти роботи пам’яті. Першою модифікацією DRAM була пам’ять, що працювала в так званому швидкому сторінковому режимі - FPM DRAM (Fast Page Mode DRAM). Пакетний (burst) режим доступу в FPM DRAM ще один підхід для підвищення швидкості доступу до сторінкової послідовної пам’яті. Далі в PC почали застосовувати тип оперативної пам’яті - EDO DRAM (Extended Data Out), який ще називали Hyper Page Mode. Починаючи з 1997 року на зміну пам’яті типу FPM і EDO приходить новий тип оперативної пам’яті: SDRAM (Synchronous DRAM) - синхронна динамічна оперативна пам’ять з довільним доступом. Далі в якості сучасної оперативної пам’яті комп’ютера впроваджуються параллельно дві технології - DDR SDRAM (Double Data Rate SDRAM) і DR DRAM (Direct Rambus DRAM). Подальший розвиток отримало друге покоління DDR SDRAM - DDR II. Дані чіпи пам’яті працюють при напрузі: 1.8В, об’єм не менше 512Мбіт, тип корпусу – 200,220, 240 – контактні FBGA, частоти 400МГц, 533МГц, 667МГц, 800МГц, 1000МГц.
Отже, в результаті вдосконалення типів архітектур динамічної пам’яті DRAM (FPM, EDO, SDRAM, DDR SDRAM etc) створено чіпи, які конструктивно реалізовані для коп’ютерних систем як модулі RAM памяті стандартів SIMM30, SIMM72, DIMM168.
КОРОТКИЙ ОПИС ОСНОВНИХ РОЗДІЛІВ
ГРАФІЧНО-РОЗРАХУНКОВОЇ РОБОТИ
В розділах роботи необхідно описати:
Завдання до графічно-розрахункової роботи. Включає: назва теми роботи та початкові дані (об’єм ОЗП або ПЗП і організація мікросхеми пам’яті).
Постановка задачi: Розробити блок пам’яті заданого об’єму (М= N x 8) на основі мікросхеми пам’яті з організацією (Ni х ni ), вибравши тип мікросхеми пам’яті, область адресного простору, синтезувавши дешифратор адрес і принципову електричну схему.
Зміст. Перед текстом пояснювальної записки помiщається змiст роботи на окремiй сторiнцi.
Вступ. Тут необхiдно вiдобразити актуальнiсть розробки блоку пам’яті, перспективність застосування пам’яті в мікропроцесорних системах. загальний пiдхiд до розв’язку поставленої задачі.
1. Вибір і обгрунтування типу мікросхеми пам’яті. Вибрати тип пам’яті відповідної організіції (Ni х ni ), навести умовне позначення мікросхеми пам’яті, описати виводи, електричні параметри та часові діаграми (керуючись своїм варіантом завдання).
Основними технічними параметрами мікросхем пам’яті є організація пам’яті (Ni х ni ), де число комірок х розрядість комірки, швидкодія (час вибірки, запису, тривалістю циклу звернення, що визначається мінімально допустимим інтервалом часу між двома послідовними зверненнями до ЗП), потужність споживання, напруга живлення, режим роботи, конструктивне виконання. В кристалах мікросхеми пам’яті містяться матриця запам’ятовуючих елементів, адресний дешифратор, керуючі та підсилюючі схеми. Економічною характеристикою мікросхеми пам’яті є питома вартість, що визначається відношенням вартості ЗП до його інформаційної ємності (Ni х ni ).
Таблиця 1
Основні параметри ряду мікросхем для реалізації ОЗП
Таблиця 2
Основні параметри ряду мікросхем для реалізації ПЗП
Вибір мікросхем пам’яті [1] для заданої організації можна взяти з наведених таблиць.
2. Виділення адресного простору для блоку пам’яті. Привести схему розподілу адресного простору для МПС, що містить відповідні об’єми для ОЗП або ПЗП та надати відповідну таблицю.
В адресний простір МП КР580ВМ80 входить 64К адрес пам’яті (216), що визначається 16 - розрядною адресною шиною. Мікропроцесор КР580ВМ80 може здійснювати синхронний і асинхронний обмін інформацією за даними адресами з пам’ятю (ПЗП, ОЗП) та зовнішніми пристроями. При обробці інформації МП зчитує коди команд з ПЗП, а дані считує чи записує в ОЗП або виконує обмін інформації з пам’ятю та регістрами РЗК.
ПЗП
ОЗП
0000h
…
01FF h
...
ОЗП
0400 h
…
05FFh
...
FFFFh
Схема 2. Виділення простору адрес для блоку пам’яті об’ємом 512В.
3. Опис визначення кількості мікросхем пам’яті в блоці.
При побудові пам’яті заданого об’єму (N x n = M -об’єм пам’яті, N-число комірок і n - розрядість комірок) необхідно об’єднати декілька мікросхем в єдиний блок пам’яті. Можливе об’єднання в двох випадках:
при небхідності нарощення розрядності на основі заданої організації мікросхеми пам’яті (Ni х ni );
...
СS
WE
A(m)
A(0)
D(0)
...
СS
A(m)
A(0)
D(n)
…
…
WE
Нехай розрядність мікросхеми пам’яті – ni , а розрядність пам’яті яку потрібно побудувати – n,
тоді кількість мікросхем для нарощення розрядності
к = n/ni,
ці мікросхеми потрібно об’єднати паралельно.
Схема 3. Об’єнання модулів для нарощення розрядності.
Всі мікросхеми мають спільні адресні входи А(м), спільний вхід вибору мікросхем CS, і сигнал запису та читання WE (тільки для ОЗП). На схемі не показано адресний дишифратор, який забезпечує паралельне підімкнення групи мікросхем
при необхідності нарощення об’єму пам’яті на основі заданої організації мікросхеми пам’яті (Ni х ni );
АДш
...
СS
A(m)
A(0)
WE
...
СS
A(m)
A(0)
WE
A(L)
CS
D(n)
нехай N – об’єм пам’яті, яку необхідно побудувати, а Ni –об’єм пам’яті однієї мікросхеми, тоді загальне число таких мікросхем яких необхідно об’єднати
L=N/Ni,
їх неодхідно об’єднувати послідовно.
Схема 4. Об’єднання модулів для нарощення об’єму.
Для адресного розподілу окремих мікросхем використовуються адресні дешифратори (АДш), число виходів яких рівне L числу мікросхем, а число входів – числу незадіяних адресних ліній. Наприклад, для забезпечення інформаційної ємності 32 Кбайт схема модуля ПЗП містить чотири ВІС ПЗП ємністю 8 К8 кожна. Оскільки модуль пам'яті містить чотири ВІС ПЗП, для вибірки кожної з них потрібен дешифратор із чотирма виходами.
Можливе мішане об’єднання для нарощення розрядності та нарощення об’єму при побудові блоку пам’яті.
4. Синтез схеми адресного дешифратора для блоку пам’яті.
Для адресного розподілу окремих мікросхем використовуються адресні дешифратори (АДш), число виходів яких рівне L числу мікросхем, а число входів визначається за заданим об’ємом та виділеним простором адрес для блоку пам’яті.
Синтез схеми адресного дешифратора складається з послідовних етапів:
табличного задання початкової та кінцевої адреси для заданого блоку пам’яті;
представлення логічних виразів у СДНФ або СКНФ на основі таблиці;
побудова комбінаційної схеми адресного дешифратора но основі логічного виразу.
Приклад, для синтезу адресного дешифратора блоку пам’яті об’ємом 2К*8 на базі мікросхеми пам’яті ( 1К*8 )
Таблиця адрес пам’яті: A поч. 1110 0000 0000 0000
A кін. 1110 0111 1111 1111
к = n/ni=8/8=1; L= L=N/Ni=2K/1K=2 ;
A поч. 1 1110 0000 0000 0000 A поч. 2 1110 0100 0000 0000
…………………… …………………….
A кін. 1 1110 0011 1111 1111 A кін. 2 1110 0111 1111 1111
Логічниий вираз записуємо у вигляді:
CS1 = (A15 v A14 v A13 v A12 v A11) v A10
CS2 = (A15 v A14 v A13 v A12 v A11) v A10
A11
1
A12
1
1
CS1
A13
1
A14
A15
CS2
A10
1
1
Схема 5. Приклад комбінаційної схеми адресного дешифратора.
Аналіз результатів та висновки. Друкується на окремій сторінці, містить аналіз результатів виконаних робіт.
Список використаної літератури. При зсиланні в тексті на літературні джерела необхідно приводити порядковий номер по списку в квадратних скобках.
Додаток (привести принципову електричну схему блоку пам’яті та специфікацію).
Необхідно окрім набору мікросхем пам’яті навести в прициповій електричній схемі комбінаційні схеми дешифраторів адрес пам’яті, показати лінії керування і шин диних та адресної МПС і врахувати сумісність по електричних параметрах з МПС серії К580.
5. Синтез модуля пам’яті на основі банків для 16,32 розрядних процесорів
Для побудови модуля пам'яті на базі 16-розрядних процесорів, які можуть оперувати як з 8-, так і з 16-розрядними комірками пам'яті використовують банки пам’яті. Наприклад, для використання 8 - розрядних ВІС у модулях пам'яті 16-розрядних процесорів з інформаційною ємністю 32K x 8 пам'ять виконують у вигляді двох банків по 16 Kбайт кожний. Один із банків з'єднується з молодшою половиною шини даних, тобто до розрядів EMBED Microsoft Equation 3.0 - EMBED Microsoft Equation 3.0 , і називається молодшим, другий - до старшої половини шини даних (розряди EMBED Microsoft Equation 3.0 - EMBED Microsoft Equation 3.0 ) і називається старшим. Молодший банк містить байти з парними адресами ( EMBED Microsoft Equation 3.0 ), старший - з непарними ( EMBED Microsoft Equation 3.0 ). Для адресації байта всередині банку використовують адресні розряди EMBED Microsoft Equation 3.0 . Зчитування з ЗП організовано таким чином, що при зверненні до ЗП на шину даних МП завжди надходять два байти, тобто зчитується вміст обох банків одночасно. У разі потреби процесор може обирати один належний байт з двох. У комп’ютерних системах з 32-розрядною шиною даних модуль ЗП виконується у вигляді чотирьох банків. Інформація зчитується одночасно з усіх чотирьох банків, після чого мікропроцесор обирає одно-, дво- або чотирибайтове слово залежно від виконуваної команди.
EMBED PBrush
Схема 6. Модуль пам'яті інформаційною ємністю 1М8.
Адресні розряди EMBED Microsoft Equation 3.0 - EMBED Microsoft Equation 3.0 з'єднані з адресними входами EMBED Microsoft Equation 3.0 - EMBED Microsoft Equation 3.0 обох банків. Вибірка банків здійснюється одиничним значенням сигналу на виході дешифратора DC, сигналами EMBED Microsoft Equation 3.0 для вибірки молодшого банку або EMBED Microsoft Equation 3.0 (Bus High Enable - дозвіл старшого байта шини) для вибірки старшого банку. Одиничний рівень сигналу на виході DC з'являється під час надходження на шину адреси АВ відповідної адреси ОЗП. Сигнал EMBED Microsoft Equation 3.0 або EMBED Microsoft Equation 3.0 указує на виконання циклу ЧИТАННЯ ПАМ'ЯТІ або ЗАПИС У ПАМ'ЯТЬ відповідно.
Список рекомендованої літератури до графічно-розрахункової роботи.
1. Баранов В.В. и др. Полупроводниковые БИС запоминающих устройств. -М.: Радио и связь, 1987.
2. С.Т. Хвощ, Н.Н. Варлинский, Е.А. Попов, Микропроцессоры и микро-ЄВМ в системах автоматического управления: Справочник.-Л.: Машиностроение, 1987.
3. Б.А. Калабеков Цифровые устройства и многопроцессорные системы: Учебн.пособие .-М.: Горячая линия-Телеком, 2003.-336с.
4. Якубовский С.В. Аналоговые и цифровые интегральные схемы. -М.: Радио и связь. 1985.
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора