Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Проектування мікрокомп’ютера
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Кафедра ЕОМ
Інформація про роботу
Рік:
2003
Тип роботи:
Курсова робота
Предмет:
Мікропроцесорні системи
Група:
КСМ-41
Частина тексту файла (без зображень, графіків і формул):
Міністерство освіти і науки України
Національний університет “Львівська політехніка”
Кафедра ЕОМ
Курсова робота
з предмету “Мікропроцесорні системи”
Проектування мікрокомп’ютера
Львів – 2003
Зміст
1. Технічне завдання на проектування..................................................................................
3
2. Опис схеми електричної функціональної.........................................................................
4
2.1.
Основні технічні характеристики мікропроцесора DSP56800E..................
4
2.2.
Функціональна блок-схема ядра мікропроцесора.........................................
5
2.3.
Опис основних функціональних вузлів ядра мікропроцесора DSP56800E…………………………………………………………………….
6
2.4.
Призначення виводів мікропроцесора DSP56800E.......................................
9
3. Архітектура пам’яті мікропроцесора DSP56800E............................................................
17
3.1.
Програмна пам’ять...........................................................................................
17
3.2.
Пам’ять даних...................................................................................................
18
3.3.
Пам’ять для зберігання програми самозавантаження...................................
18
4. Основні режими роботи мікропроцесора DSP56800E.....................................................
19
4.1.
Режим Reset.......................................................................................................
19
4.2.
Нормальний режим функціонування..............................................................
19
4.3.
Режим обробки виключних ситуацій..............................................................
20
4.4.
Режим очікування.............................................................................................
21
4.5.
Режим зупинки..................................................................................................
21
4.6.
Режим відлагодження.......................................................................................
22
5. Проектування основних вузлів системи на базі мікропроцесора DSP56800E..............
23
5.1.
Вузол синхронізації..........................................................................................
23
5.2.
Вузол Reset........................................................................................................
23
5.3.
Подача живлення..............................................................................................
23
5.4.
Підключення зовнішної пам’яті програм.......................................................
24
5.5.
Підключення зовнішньої пам’яті даних.........................................................
25
6. Використання інтерфейса SCI для організації зв’язку мікропроцесора з персональним комп’ютером через інтерфейс RS232...........................................................
27
6.1.
Основні відомості про інтерфейс SCI.............................................................
27
6.2.
Принципова схема підключення мікропроцесору DSP56800E до інтерфейсу RS232 за допомогою інтерфейсу SCI….....................................
28
7. Організація взаємодії мікропроцесора DSP56800E з зовнішнім периферійним пристроєм.................................................................................................................................
29
7.1.
Короткий опис інтерфейсу ESSI.....................................................................
29
7.2.
Опис взаємної роботи кодека CS4218 з мікропроцесором DSP56800E......
29
Список використаної літератури............................……………………………………........
31
Додаток 1: Програма початкової ініціалізації та управління мікропроцесором...............
32
Додаток 2: Принципова схема мікрокомп’ютера на базі мікропроцесора DSP56800E...
34
Додаток 3: Список елементів.....……………………………………………………………
35
1. Технічне завдання на проектування.
Розробити проект мікрокомп’ютера на основі заданого мікропроцесора. Мікрокомп’ютер повинен містити такі основні вузли:
1. центральний процесор:
мiкропроцесор;
вузол початкової установки (ПУ);
вузол синхронiзацiї;
вузол формування магiстралi адресу (МА);
вузол формування магiстралi даних (МД);
вузол формування магiстралi керування (МК);
2. постiйна пам’ять (ПЗП);
3. оперативна пам’ять (ОЗП);
4. пiдсистема вводу-виводу (ПВВ).
Початкові дані:
Тип мікропроцесора: DSP56800E
Постійна пам’ять: вбудована на кристалі
Оперативна пам’ять: вбудована на кристалі
Підсистема вводу/виводу: вбудована на кристалі
Необхідно також розглянути варіанти підключення зовнішньої постійної та оперативної пам’яті.
2. Опис схеми електричної функціональної
Основні технічні характеристики мікропроцесора DSP56800E.
16-бітний цифровий сигнальний процесор DSP56800E – це дешевий, малопотужний мікропроцесор, який поєднює силу DSP та паралелізм з MCU-сумісною простотою програмування. Ядро DSP56800E - це універсальний центральний процесор, розроблений для ефективної обробки цифрових сигналів та для великої кількості управляючих операцій.
Основними його характеристиками є:
1. Швидкодія - DSP56800E підтримує більшість програм цифрової обробки сигналів.
2. Точність – дані, якими оперує сигнальний процесор DSP56800E є 16-бітними, що забезпечує 96 dB динамічного діапазону; проміжні результати зберігаються в 36-бітних акумуляторах, це дозволяє зберігати дані діапазона до 216 dB.
3. Паралелізм – кожен операційний блок вбудований на чіпі, пам’ять, та периферія оперують незалежно і паралельно з іншими блоками через складну систему шин. Арифметико-логічний пристрій (ALU), пристрій генерації адрес (AGU) та програмний контролер оперують паралельно дому наступні дії можуть бути виконані паралельно за одну інструкцію:
- Попередня вибірка інструкції
- Множення двох 16-бітних операндів
- 36-бітне додавання addition
- Дві операції переміщення даних
- Дві операції зміни адресних вказівників, за допомогою використання однієї з двох типів арифметик (лінійну або медулярну)
- Відсилання та отримання повнодуплексних (full-duplex) даних по послідовних портах
- Всі таймери продовжують рахувати паралельно
4.Гнучкість – в той час, коли багато процесорів цифрової обробки сигналів потребують зовнішні кола комунікації для взаємодії з периферією (такою як АЦП, ЦАП або головним процесором), DSP56800E містить вбудовані послідовні та паралельні інтерфейси, які можуть підтримувати різні конфігурації пам’яті та периферійних модулів. Периферія взаємодіє з ядром DSP56800E через інтерфейсну шину периферії, яка розроблена для забезпечення загального інтерфейсу для багатьох різних периферійних пристроїв.
5. Великі можливості відладки – вбудована технологія емуляції (OnCE) дає можливість дешевого на незалежного від швидкості доступу до внутрішніх регістрів для виконання відладки. OnCE дає програмістам програмного забезпечення для DSP56800E точну інформацію про стан та вмістиме регістрів, областей пам’яті і навіть останню команду, котра була виконана.
6. Синхронізація, базована на системі фазової автопідстройки частоти (PLL) - PLL дозволяє мікропроцесору використовувати майже любі доступні зовнішні системи синхронізації для роботи на повній швидкості, в той же час видаючи вихідний такт синхронізований до синтезованого внутрішнього такту ядра.
7. Невидимий конвейер – трьохстановий конвейер інструкцій є недоступним програмісту, що дозволяє пряму розробку програм як в асемблер них мовах так і в мовах високого рівня, таких як C або C++.
8. Набір інструкцій – мнемоніка команд є MCU-подібною, що робить перехід від програмування процесорів до програмування мікросхем дуже простим.
9. Низька споживана потужність – базовані на комплементарних метало-оксидних напівпровідниках (CMOS), мікропроцесори DSP56800E мають дуже малу споживану потужність. Два додаткових режими пониженого споживання, зупинка та очікування, додатково зменшують розхід енергії. Режим очікування мікропроцесора DSP56800E полягає в тому, що ядро є виключеним, але периферія та контролер переривань продовжують оперувати, тому переривання може вивести мікропроцесор зі стану очікування. В режимі зупинки більшість модулів DSP56800E є відключеними від живлення для найменшого споживання.
Функціональна блок-схема ядра мікропроцесора DSP56800E.
Рис 1. Функціональна схема ядра мікропроцесора DSP56800E
Ядро DSP56800E складається з функціональних блоків, які функціонують паралельно для підвищення пропускної здатності пристрою. Програмний контролер, пристрій генерації адрес (AGU) та арифметико-логічний пристрій вміщують свій набір регістрів та логічні схеми, таким чином кожен може оперувати незалежно та паралельно один з одним. Також кожний функціональний блок взаємодіє з іншими блоками, з пам’яттю та з відображеними в пам’яті периферійними пристроями через внутрішні адреси ядра та шини даних. Архітектура є конвеєризована для того щоб скористатися перевагами паралельних блоків та значно зменшити час виконання кожної інструкції.
Головними компонентами ядра мікропроцесора DSP56800E є:
• Арифметико-логічний пристрій (ALU)
• Пристрій генерації адрес (AGU)
• Програмний контролер (program controller) та блок апаратного циклу (hardware looping unit)
• Пристрій маніпулювання шиною та бітами (bus and bit-manipulation unit)
• Порт відлагодження (OnCE debug port)
• Адресні шини (address buses)
• Шини даних (data buses)
Опис основних функціональних вузлів ядра мікропроцесора DSP56800E
1. Арифметико-логічний пристрій (ALU)
ALU виконує всі логічні та арифметичні операції над даними. Він складається з наступних частин:
• Трьох 16-бітних вхідних регістра (X0, Y0 та Y1)
• Двох 32-бітних акумуляторних регістра (A та B)
• Двох 4-бітних акумуляторних розширюючих регістра (A2 та B2)
• Зсовувача акумулятора (accumulator shifter - AS)
• Одного обмежувача даних
• Одного 16-бітного пристрою багаторегістрового циклічного зсуву
• Одного паралельного (одноциклічного, неконвеєрізованого) мульти-акумуляторного блоку (MAC)
Арифметико-логічний пристрій допускає виконання операцій множення, множення з накопиченням (з позитивним або негативним накопиченням), додавання, віднімання, зсуву та логічних операцій за один командний цикл. Операнди, що подаються до АЛП можуть бути 16, 32 або 36-бітними та можуть братися з вхідних регістрів, областей пам’яті, безпосередніх даних або акумуляторів. Результати отримані в АЛП зберігаються в одному з акумуляторів. Додатково, деякі арифметичні інструкції зберігають свої 16-бітні результати в одному з трьох вхідних регістрів або примо в пам’яті
Значення регістрів АЛП можуть бути передані (прочитані або записані) через глобальну шину даних ядра (core global data bus - CGDB) як 16-бітні операнди.
2. Блок генерування адрес (address generation unit - AGU)
Блок генерування адрес (AGU) виконує всі операції обрахунків ефективних адрес та зберігання адрес. AGU працює паралельно з іншими блоками для зменшення накладки генерування адреси. Блок генерування адрес вміщує два АЛП, що дозволяє генерування двох 16-бітних адрес за кожен командний цикл: одну для шини адрес пам’яті X1 (XAB1) або програмної шини адрес (PAB) та одну для шини адрес пам’яті X2 (XAB2). АЛП може напряму проадресувати 65,536 комірок в XAB1 або XAB2 та 65,536 комірок в PAB, він підтримує повний набір режимів адресування.
Блок генерування адрес вміщує наступні регістри:
• Чотири адресних регістри (R0-R3)
• Вказівник на стек (SP)
• Регістр зміщення (N)
• Регістр модифікатора (M01)
• Блок модульної арифметики
• Блок інкрементування/декрементування
Адресні регістри – це 16-бітні регістри, котрі можуть містити адресу або дані. Кожен адресний регістр може містити адресу як для шини адрес пам’яті Х1 (XAB1) так і для програмної шини адрес (PAB). Регістри модифікатора та зміщення є 16-бітними та контролюють модифікацію адресних регістрів. Регістр зміщення може також використовуватись для зберігання 16-бітних даних.
3. Програмний контролер та блок апаратного циклу
Програмний контролер виконує наступні дії:
• Попередню вибірку інструкцій
• Декодування інструкцій
• Контролювання апаратного циклу
• Обробку переривання та виключних ситуацій
Програмний контролер складається з:
• Блоку лічильника команд
• Блоку виборки та декодування інструкцій
• Логічних схем контролю за апаратним циклом
• Логічних схем контролю за перериваннями
• Регістрів контролю та статусу
Також всередині програмного контролера знаходиться:
• Чотири доступних користувачу регістра:
- Регістр циклічної адреси (LA)
- Регістр лічильника циклу (LC)
- Регістр статусу (SR)
- Регістр режиму роботи (OMR)
• Програмний лічильник (PC)
• Апаратний стек (HWS)
В додаток до перелічених операцій, програмний контролер контролює відображення пам’яті та режим роботи.Апаратний стек (HWS) це окремий внутрішній LIFO буфер, який складається з двох 16-бітних слів, що зберігають адресу першої інструкції в апаратному циклі DO. Коли починається новий апаратний цикл, після виконання інструкції DO, адреса першої інструкції циклу заштовхується в вершину HWS, та встановлюється біт LF в регістрі статусу SR.
4. Пристрій маніпулювання шиною та бітами (bus and bit-manipulation unit)
Передача даних між внутрішніми шинами виконується в пристрої маніпулювання шиною. Пристрій маніпулювання шинами схожий на матричний перемикач та може з’єднати будь-які з трьох внутрішніх шин без вводу затримок. Це дає можливість переміщення даних з програмної пам’яті в пам’ять даних. Пристрій маніпулювання шиною використовується також для передачі даних до PGDB на пристрої, що використовують його для під’єднання до вбудованої периферії.
Пристрій маніпулювання бітами виконує операції над бітовими полями в словах пам’яті даних X (X data memory words), регістрах периферії, та всіх регістрах всередині ядра мікропроцесора DSP56800E. Пристрій маніпулювання бітами допускає тестування, встановлення, очищення, або інвертування будь-яких бітів, зазначених в 16-бітній масці. Для інструкції “перехід по бітовому полю” (branch-on-bit-field), цей блок тестує біти верхнього або нижнього байта 16-бітного слова.
5. Вбудований пристрій емуляції (On-Chip Emulation unit - OnCE)
Вбудований пристрій емуляції (OnCE) дає користувачу можливість взаємодіяти за допомогою засобів відлагодження з ядром мікропроцесора DSP56800E та його периферійними пристроями. Його можливості включають перевірку регістрів, регістрів вбудованих периферійних пристроїв або пам’яті, встановлення точок переривання в пам’яті даних або програм, а також покрокове виконання або трасування інструкцій. Вбудований пристрій емуляції забезпечує простий, дешевий та незалежний від швидкості доступ до внутрішніх блоків ядра мікропроцесора DSP56800E шляхом взаємодії з користувацьким інтерфейсом програми запущеної на робочій станції для складної відладки та економічного проектування системи.
Також JTAG порт дає можливість доступу користувача до DSP в цільовій системі, зберігаючи контроль за відладкою без втрати інших доступних користувачу вбудованих на кристалі периферійних пристроїв.
6. Адресні шини (address buses)
Адреси надаються внутрішній пам’яті даних X по двум однонаправленим 16-бітним шинам, шині 1 адрес пам’яті X (XAB1) та шині 2 адрес пам’яті X (XAB2). Адреси програмної пам’яті подаються по 16-бітній шині адрес програм (PAB). Шина XAB1 може подавати адреси для доступу як до внутрішньої, так і зовнішньої пам’яті, в той час коли шина XAB2 може подавати тільки адреси для доступу до внутрішньої пам’яті.
7. Шини даних (data buses)
Всередині мікропроцесора дані передаються одним з наступних шляхів:
• Двонвправлені 16-бітні шини:
— Глобальна шина даних ядра (CGDB)
— Програмна шина даних (PDB)
— Шина даних периферійних пристроїв (PGDB)
• Одна однонаправлена 16-бітна шина: шина даних пам’яті X 2 (XDB2)
Передача даних між арифметико-логічним пристроєм та пам’ятю даних X використовує шину CGDB в той час коли виконується один доступ до пам’яті. Коли виконуються два одночасних читання з пам’яті, передача виконується по шинам CGDB та XDB2. Всі інші передачі даних використовують шину CGDB, за виключенням передачі до DSP56800E-базованих периферійних пристроїв та з них, останні використовують шину даних периферійних пристроїв PGDB. Вибірка слова інструкції виникає одночасно по PDB. Структура шин даних підтримує основні операції переміщень типу регістр-регістр, регістр-пам’ять, а також пам’ять-регістр та може передавати до трьох 16-бітних слів в одному командному циклі. Передачі даних між шинами виконуються в пристрої маніпулювання бітами та шинами. При читанні будь-якого регістра меншого за 16 біт невикористані біти заповнюються нулями.
Призначення виводів мікропроцесора DSP56800E
Назва сигналу
Номер ножки в корпусі LQFP
Тип
Пояснення
VDD
14, 36, 52, 72, 87, 88, 109, 125
VDD
Логічна напруга живлення – ці ножки забезпечують живлення внутрішнім блокам чіпу, та мають бути всі під’єднані до VDD
VSS
15, 16, 53, 54, 71, 89, 126, 128
VSS
Логічна “земля” – ці ножки забезпечують заземлення внутрішніх блоків чіпу та повинні бути під’єднані до VSS
VDDIO
5, 6, 20, 45, 61, 67, 68, 80, 105, 113, 129, 139
VDDIO
Живлення вводу/виводу – ці ножки забезпечують живлення для всіх структур вводу/виводу та ESD, вони мають бути під’єднані до VDDIO (3.3 В).
VSSIO
7, 21, 46, 47, 62, 69, 70, 82, 106, 115, 128, 130, 140, 141
VSSIO
“Земля” вводу/виводу – ці ножки забезпечують заземлення для всіх структур вводу/виводу та ESD, вони мають бути під’єднані до VSS.
VDDA
24
VDDA
Аналогове живлення – ці ножки під’єднюються до джерела аналогової напруги живлення.
VSSA
25, 26
VSSA
Аналогова “земля” – ці ножки під’єднюються до джерела аналогової “землі”.
A0
10
Output(Z)
Шина адрес (A0-A20) – ці сигнали передають адресу слова для доступу до зовнішньої пам’яті даних або програмної пам’яті
A1
11
A2
12
A3
13
A4
29
A5
30
A6
31
A7
32
A8
48
A9
49
A10
50
A11
51
A12
63
A13
64
A14
65
A15
66
A16
75
A17
76
A18
77
A19
78
A20
79
D0
81
Input/
Output(Z)
Шина даних (D0-D15) – ці ножки забезпечують двонаправлені лінії даних для доступу до зовнішньої пам’яті даних або програмної пам’яті
D1
94
D2
95
D3
96
D4
97
D5
98
D6
120
D7
121
D8
122
D9
123
D10
124
D11
137
D12
138
D13
142
D14
143
D15
144
8
Output
Дозвіл читання – встановлюється на протязі циклів читання даних з зовнішньої пам’яті
9
Output
Дозвіл запису – встановлюється на протязі циклів запису даних до зовнішньої пам’яті. При виникненні сигналу Reset тримається в високому стані.
GPIOA0
83
Output
Input/Output
Сигнал вибору зовнішнього чіпу (External Chip Select) – ця ножка використовується як спеціальний сигнал GPIO.
Сигнал GPIO (0) порту A – ця ножка являє собою сигнал вводу/виводу загального призначення, коли вона не відконфігурована під використання для головного порта
GPIOA1
84
Output
Input/Output
Сигнал вибору зовнішнього чіпу – ця ножка використовується як спеціальний сигнал GPIO.
Сигнал GPIO (1) порту A – ця ножка являє собою сигнал вводу/виводу загального призначення, коли вона не відконфігурована під використання для головного порта
GPIOA2
85
Output
Input/Output
Сигнал вибору зовнішнього чіпу – ця ножка використовується як спеціальний сигнал GPIO.
Сигнал GPIO (2) порту A – ця ножка являє собою сигнал вводу/виводу загального призначення, коли вона не відконфігурована під використання для головного порта
GPIOA3
86
Output
Input/Output
Сигнал вибору зовнішнього чіпу – ця ножка використовується як спеціальний сигнал GPIO.
Сигнал GPIO (3) порту A – ця ножка являє собою сигнал вводу/виводу загального призначення, коли вона не відконфігурована під використання для головного порта
HD0
GPIOB0
33
Input
Input/Output
Адреса хоста (HD0) – цей вхідний сигнал забезпечує вибір даних для регістрів HI
Ця ножка від’єднується внутрішньо під час надходження сигналу Reset
Сигнал GPIO (0) порту B – ця ножка являє собою сигнал вводу/виводу загального призначення, коли вона не відконфігурована під використання для головного порта
HD1
GPIOB1
34
Input
Input/Output
Адреса хоста (HD1) – цей вхідний сигнал забезпечує вибір даних для регістрів HI
Ця ножка від’єднується внутрішньо під час надходження сигналу Reset
Сигнал GPIO (1) порту B – ця ножка являє собою сигнал вводу/виводу загального призначення, коли вона не відконфігурована під використання для головного порта
HD2
GPIOB2
35
Input
Input/Output
Адреса хоста (HD2) – цей вхідний сигнал забезпечує вибір даних для регістрів HI
Ця ножка від’єднується внутрішньо під час надходження сигналу Reset
Сигнал GPIO (2) порту B – ця ножка являє собою сигнал вводу/виводу загального призначення, коли вона не відконфігурована під використання для головного порта
HD3
GPIOB3
40
Input
Input/Output
Адреса хоста (HD3) – цей вхідний сигнал забезпечує вибір даних для регістрів HI
Ця ножка від’єднується внутрішньо під час надходження сигналу Reset
Сигнал GPIO (3) порту B – ця ножка являє собою сигнал вводу/виводу загального призначення, коли вона не відконфігурована під використання для головного порта
HD4
GPIOB4
41
Input
Input/Output
Адреса хоста (HD4) – цей вхідний сигнал забезпечує вибір даних для регістрів HI
Ця ножка від’єднується внутрішньо під час надходження сигналу Reset
Сигнал GPIO (4) порту B – ця ножка являє собою сигнал вводу/виводу загального призначення, коли вона не відконфігурована під використання для головного порта
HD5
GPIOB5
42
Input
Input/Output
Адреса хоста (HD5) – цей вхідний сигнал забезпечує вибір даних для регістрів HI
Ця ножка від’єднується внутрішньо під час надходження сигналу Reset
Сигнал GPIO (5) порту B – ця ножка являє собою сигнал вводу/виводу загального призначення, коли вона не відконфігурована під використання для головного порта
HD6
GPIOB6
43
Input
Input/Output
Адреса хоста (HD6) – цей вхідний сигнал забезпечує вибір даних для регістрів HI
Ця ножка від’єднується внутрішньо під час надходження сигналу Reset
Сигнал GPIO (6) порту B – ця ножка являє собою сигнал вводу/виводу загального призначення, коли вона не відконфігурована під використання для головного порта
HD7
GPIOB7
44
Input
Input/Output
Адреса хоста (HD7) – цей вхідний сигнал забезпечує вибір даних для регістрів HI
Ця ножка від’єднується внутрішньо під час надходження сигналу Reset
Сигнал GPIO (7) порту B – ця ножка являє собою сигнал вводу/виводу загального призначення, коли вона не відконфігурована під використання для головного порта
HA0
GPIOB8
90
Input
Input/Output
Адреса хоста (HA0) – цей вхідний сигнал забезпечує вибір даних для регістрів HI
Ця ножка від’єднується внутрішньо під час надходження сигналу Reset
Сигнал GPIO (8) порту B – ця ножка являє собою сигнал вводу/виводу загального призначення, коли вона не відконфігурована під використання для головного порта
HA1
GPIOB9
91
Input
Input/Output
Адреса хоста (HA1) – цей вхідний сигнал забезпечує вибір даних для регістрів HI
Ця ножка від’єднується внутрішньо під час надходження сигналу Reset
Сигнал GPIO (9) порту B – ця ножка являє собою сигнал вводу/виводу загального призначення, коли вона не відконфігурована під використання для головного порта
HA2
GPIOB10
92
Input
Input/Output
Адреса хоста (HA2) – цей вхідний сигнал забезпечує вибір даних для регістрів HI
Ця ножка від’єднується внутрішньо під час надходження сигналу Reset
Сигнал GPIO (10) порту B – ця ножка являє собою сигнал вводу/виводу загального призначення, коли вона не відконфігурована під використання для головного порта
HRWB
GPIOB11
93
Input
Input
Input/Output
Читання/запис в хост (HRWB) - коли HI08 запрограмований на інтерфейс шини хоста з одиночним стробом даних (single-data-strobe host bus) та обрана функція HI, цей сигнал є входом читання/запису
Ця ножка від’єднується внутрішньо під час надходження сигналу Reset
Читання даних з хоста – цей сигнал є входом читання даних коли HI08 запрограмований на інтерфейс шини хоста з подвійним стробом даних (double-datastrobe
host bus) та обрана функція HI.
Сигнал GPIO (11) порту B – ця ножка являє собою сигнал вводу/виводу загального призначення, коли вона не відконфігурована під використання для головного порта
GPIOB12
116
Input
Input
Input/Output
Строб хосту даних - коли HI08 запрограмований на інтерфейс шини хоста з одиночним стробом даних (single-data-strobe host bus) та обрана функція HI, цей вхід дозволяє передачу даних по HI коли встановлено HCS.
Ця ножка від’єднується внутрішньо під час надходження сигналу Reset
Дозвіл запису в хост – цей сигнал є входом запису даних, коли HI08 запрограмований на інтерфейс шини хоста з подвійним стробом даних (double-datastrobe
host bus) та обрана функція HI.
Сигнал GPIO (12) порту B – ця ножка являє собою сигнал вводу/виводу загального призначення, коли вона не відконфігурована під використання для головного порта
GPIOB13
117
Input
Input/Output
Сигнал вибору кристалу хоста – цей вхід є сигналом вибору кристалу для інтерфейсу хоста
Ця ножка від’єднується внутрішньо під час надходження сигналу Reset
Сигнал GPIO (13) порту B – ця ножка являє собою сигнал вводу/виводу загального призначення, коли вона не відконфігурована під використання для головного порта
GPIOB14
118
Open Drain
Output
Open Drain
Output
Input/Output
Запит хоста – коли HI08 запрограмовано на функціонування в якості шини хоста з одиночним стробом даних (HRMS=0), цей вихід з відкритим каналом використовується HI для обробки запиту від хост процесора. HREQ може бути під’єднана до ножки запиту переривання хост-процесора або запиту передачі DMA контролера
Ця ножка від’єднується внутрішньо під час надходження сигналу Reset
Запит хоста на передачу – цей сигнал є запитом хоста на передачу, коли HI08 запрограмовано на фунціонування в якості шини хоста з подвійним стробом даних (HRMS=1)
Сигнал GPIO (14) порту B – ця ножка являє собою сигнал вводу/виводу загального призначення, коли вона не відконфігурована під використання для головного порта
HRRQ
GPIOB15
119
Input
Open Drain
Output
Input/Output
Підтвердження хоста - коли HI08 запрограмовано на функціонування в якості шини хоста з одиночним стробом даних (HRMS=0), цей вхід має дві функції: 1 – забезпечувати сигнал підтвердження хоста для операцій DMA передачі або 2 – контролювання підтвердження встановлення зв’язку
Ця ножка від’єднується внутрішньо під час надходження сигналу Reset
Запит хоста на отримання даних – цей сигнал є виходом запиту хоста на отримання даних, коли HI08 запрограмовано на фунціонування в якості шини хоста з подвійним стробом даних (HRMS=1)
Сигнал GPIO (15) порту B – ця ножка являє собою сигнал вводу/виводу загального призначення, коли вона не відконфігурована під використання для головного порта
TIO0
GPIOG0
114
Input/Output
Input/Output
Вхід/вихід таймера – ця ножка може бути незалежно зконфігурована на вхід таймера або на вихідний флаг
Сигнал GPIO (0) порту G – ця ножка являє собою сигнал вводу/виводу загального призначення, яка може бути індивідуально запрограмована, щоб бути входом або виходом
TIO1
GPIOG1
112
Input/Output
Input/Output
Вхід/вихід таймера – ця ножка може бути незалежно зконфігурована на вхід таймера або на вихідний флаг
Сигнал GPIO (1) порту G – ця ножка являє собою сигнал вводу/виводу загального призначення, яка може бути індивідуально запрограмована, щоб бути входом або виходом
TIO2
GPIOG2
111
Input/Output
Input/Output
Вхід/вихід таймера – ця ножка може бути незалежно зконфігурована на вхід таймера або на вихідний флаг
Сигнал GPIO (2) порту G – ця ножка являє собою сигнал вводу/виводу загального призначення, яка може бути індивідуально запрограмована, щоб бути входом або виходом
TIO3
GPIOG3
110
Input/Output
Input/Output
Вхід/вихід таймера – ця ножка може бути незалежно зконфігурована на вхід таймера або на вихідний флаг
Сигнал GPIO (3) порту G – ця ножка являє собою сигнал вводу/виводу загального призначення, яка може бути індивідуально запрограмована, щоб бути входом або виходом
22
23
Input
Зовнішні запити на переривання A та B – входи IRQA та IRQB є асинхронними зовнішніми запитами на переривання, котрі індикують, що зовнішній пристрій подає запит на обробку переривання від нього
MODE A
GPIOH0
17
Input
Input/Output
Вибір режиму (MODE A) – на протязі програми автозагрузки MODE A обирає один з восьми варіантів режиму автозагрузки
Сигнал GPIO (0) порту H – ця ножка являє собою сигнал вводу/виводу загального призначення після закінчення процесу автозагрузки
MODE B
GPIOH1
18
Input
Input/Output
Вибір режиму (MODE B) – на протязі програми автозагрузки MODE B обирає один з восьми варіантів режиму автозагрузки
Сигнал GPIO (1) порту H – ця ножка являє собою сигнал вводу/виводу загального призначення після закінчення процесу автозагрузки
MODE C
GPIOH2
19
Input
Input/Output
Вибір режиму (MODE C) – на протязі програми автозагрузки MODE C обирає один з восьми варіантів режиму автозагрузки
Сигнал GPIO (2) порту H – ця ножка являє собою сигнал вводу/виводу загального призначення після закінчення процесу автозагрузки
39
Input
Сигнал RESET – цей вхід призначений для апаратного перезавантаження мікропроцесора
38
Output
Вихідний сигнал Reset – цей вихід встановлюється при любій умові перезавантаження
RXD0
GPIOE0
73
Input
Input/Output
Вхід отримання послідовних даних
Сигнал GPIO (0) порту E – ця ножка являє собою сигнал вводу/виводу загального призначення, яка може бути індивідуально запрограмована, щоб бути входом або виходом
TXD0
GPIOE1
74
Output(Z)
Input/Output
Вихід передачі послідовних даних
Сигнал GPIO (1) порту E – ця ножка являє собою сигнал вводу/виводу загального призначення, яка може бути індивідуально запрограмована, щоб бути входом або виходом
RXD1
GPIOE2
107
Input
Input/Output
Вхід отримання послідовних даних 1
Сигнал GPIO (2) порту E – ця ножка являє собою сигнал вводу/виводу загального призначення, яка може бути індивідуально запрограмована, щоб бути входом або виходом
TXD1
GPIOE3
108
Output(Z)
Input/Output
Вихід передачі послідовних даних 1
Сигнал GPIO (3) порту E – ця ножка являє собою сигнал вводу/виводу загального призначення, яка може бути індивідуально запрограмована, щоб бути входом або виходом
STD0
GPIOC0
131
Output
Input/Output
ESSI передача даних – цєй вихід передає послідовні дані з регістру зсуву передачі даних ESSI
Сигнал GPIO (0) порту С – ця ножка являє собою сигнал вводу/виводу загального призначення, коли ESSI не використовується
SRD0
GPIOC1
132
Input
Input/Output
ESSI отримання даних – цєй вхід отримує послідовні дані та подає їх в регістр зсуву отримання даних ESSI
Сигнал GPIO (1) порту С – ця ножка являє собою сигнал вводу/виводу загального призначення, коли ESSI не використовується
SCK0
GPIOC2
133
Input/Output
Input/Output
ESSI послідовний такт - ця двонаправлена ножка забезпечує послідовний такт для отримання даних по ESSI.
Сигнал GPIO (2) порту С – ця ножка являє собою сигнал вводу/виводу загального призначення, коли ESSI не використовується
SC00
GPIOC3
134
Input/Output
Input/Output
ESSI контрольний контакт 0 – функція даного контакту залежить від вибору синхронного або асинхронного режиму передачі
Сигнал GPIO (3) порту С – ця ножка являє собою сигнал вводу/виводу загального призначення, коли ESSI не використовується
SC01
GPIOC4
135
Input/Output
Input/Output
ESSI контрольний контакт 1 – функція даного контакту залежить від вибору синхронного або асинхронного режиму передачі
Сигнал GPIO (4) порту С – ця ножка являє собою сигнал вводу/виводу загального призначення, коли ESSI не використовується
SC02
GPIOC5
136
Input/Output
Input/Output
ESSI контрольний контакт 2 – використовується дла синхронізації кадрів
Сигнал GPIO (5) порту С – ця ножка являє собою сигнал вводу/виводу загального призначення, коли ESSI не використовується
STD1
GPIOD0
99
Output
Input/Output
ESSI передача даних 1 – цєй вихід передає послідовні дані з регістру зсуву передачі даних ESSI
Сигнал GPIO (0) порту D – ця ножка являє собою сигнал вводу/виводу загального призначення, коли ESSI не використовується
SRD1
GPIOD1
100
Input
Input/Output
ESSI отримання даних 1 – цєй вхід отримує послідовні дані та подає їх в регістр зсуву отримання даних ESSI
Сигнал GPIO (1) порту D – ця ножка являє собою сигнал вводу/виводу загального призначення, коли ESSI не використовується
SCK1
GPIOD2
101
Input/Output
Input/Output
ESSI послідовний такт 1 - ця двонаправлена ножка забезпечує послідовний такт для отримання даних по ESSI.
Сигнал GPIO (2) порту D – ця ножка являє собою сигнал вводу/виводу загального призначення, коли ESSI не використовується
SC10
GPIOD3
102
Input/Output
Input/Output
ESSI контрольний контакт 0 – функція даного контакту залежить від вибору синхронного або асинхронного режиму передачі
Сигнал GPIO (3) порту D – ця ножка являє собою сигнал вводу/виводу загального призначення, коли ESSI не використовується
SC11
GPIOD4
103
Input/Output
Input/Output
ESSI контрольний контакт 1 – функція даного контакту залежить від вибору синхронного або асинхронного режиму передачі
Сигнал GPIO (4) порту D – ця ножка являє собою сигнал вводу/виводу загального призначення, коли ESSI не використовується
SC12
GPIOD5
104
Input/Output
Input/Output
ESSI контрольний контакт 2 – використовується дла синхронізації кадрів
Сигнал GPIO (5) порту D – ця ножка являє собою сигнал вводу/виводу загального призначення, коли ESSI не використовується
MISO
GPIOF0
1
Input/Output
Input/Output
SPI головний вхід/допоміжний вихід – цей контакт є входом до головного пристрою або виходом з допоміжного пристрою
Сигнал GPIO (0) порту F – ця ножка являє собою сигнал вводу/виводу загального призначення, яка може бути індивідуально запрограмована, щоб бути входом або виходом
MOSI
GPIOF1
2
Input/Output(Z)
Input/Output
SPI головний вихід/допоміжний вхід – цей контакт є виходом з головного пристрою або входом до допоміжного пристрою
Сигнал GPIO (1) порту F – ця ножка являє собою сигнал вводу/виводу загального призначення, яка може бути індивідуально запрограмована, щоб бути входом або виходом
SCK
GPIOF2
3
Input/Output
Input/Output
SPI послідовний такт – цей двонаправлений контакт забезпечує такт послідовної передачі даних по SPI
Сигнал GPIO (2) порту F – ця ножка являє собою сигнал вводу/виводу загального призначення, яка може бути індивідуально запрограмована, щоб бути входом або виходом
GPIOF3
4
Input
Input/Output
SPI вибір допоміжного пристрою – цей вхідний контакт обирає допоміжний пристрій перед тим як головний пристрій зможе обмінюватись даними з допоміжним пристроєм
Сигнал GPIO (2) порту F – ця ножка являє собою сигнал вводу/виводу загального призначення, яка може бути індивідуально запрограмована, щоб бути входом або виходом
XTAL
27
Input/Output
Вихід кварцевого генератора – цей контакт з’єднує внутрішній кварцевий генератор до зовнішнього кристалу. Якщо використовується зовнішнє тактове джерело, то XTAL має бути входом.
EXTAL
28
Input
Вхід зовнішнього кварцевого генератора – цей контакт повинен бути приєднаний
CLKO
37
Output
Вихід тактового генератора – цей вихід видає буферізований тактовий сигнал
TCK
60
Input
Вхід тестового такту – цей контакт забезпечує керований тактовий імпульс для синхронізації логіки та для подачі послідовних даних на порт JTAG/OnCE
TDI
58
Input
Вхід тестових даних – забезпечує послідовний вхід даних на порт JTAG/OnCE.
TDO
57
Output (Z)
Вихід тестових даних – забезпечує послідовний вихід даних з порту JTAG/OnCE.
TMS
59
Input
Вхід вибору тестового режиму – цей контакт використовується для впорядкування стану контролера JTAG TAP
56
Input
Тестовий сигнал Reset - низький стан на даному контакті забезпечує сигнал скиду контролеру JTAG TAP
55
Input/Output
Подія відлагодження – коли даний контакт використовується як вхід, це значить що по ньому передаються режими відлагодження та операції з зовнішнього програмного контролера. Коли він використовується як вихід, то по ньому передається підтвердження входу мікропроцесора в стан відлагодження
3. Архітектура пам’яті мікропроцесора DSP56800E
Мікропроцесор DSP56800E має Гарвардську архітектуру пам’яті, з розділеними областями програмної пам’яті та пам’яті даних.
Кожна адресна область підтримує до 216 (65,536) слів пам’яті. Дозволений одночасний доступ до області програмної пам’яті та пам’яті даних. Також існує підтримка для другого шляху даних до пам’яті даних, призначеного тільки дла читання. В мікропроцесорах DSP56800E що використовують цю додаткову шину даних, можна ініціалізувати дві одночасних операції читання даних, що взагальному дозволяє виконувати три паралельних доступа до пам’яті.
Рис.2. Області пам’яті мікропроцесора DSP56800E
Комірки з адресами від $0 до $007F в програмній пам’яті доступні для векторів переривань та перезавантаження. Периферійні регістри розміщені в області адрес пам’яті даних як регістри відображені в пам’ять. Ця область периферійних регістрів може бути розміщена будь-де в області адрес пам’яті даних, але найчастіше використовується діапазон адрес $FFC0–$FFFF, тому що режим адресації оптимізований для цього регіону, що забезпечує швидший доступ, однак розміщення області периферійних регістрів залежить від застосування ядра системи DSP56800E.
3.1. Програмна пам’ять (program memory)
Програмна пам’ять (RAM або ROM) може бути надана на кристалі в архітектурі DSP56800EE. Шина PAB використовується для вибору адрес програмної пам’яті, вибірка інструкцій виконується через шину PDB. Запис
16-бітних даних в програмну пам’ять виконується через шину CDBW.
Таблиця векторів переривань та перезавантаження може бути будь-якого розміру та розміщена будь-де в програмній пам’яті. Розмір таблиці визначається номером периферійних пристроїв та вимогами виконуваної пристроєм задачі.
Програмна пам’ять може бути розширена за межами кристалу, з максимальною адресацією 221 (2Mб) комірок.
3.2. Пам’ять даних (data memory)
Вбудована на кристалі програмна пам’ять (RAM or ROM) може бути надана в архітектурі пристрою DSP56800EE. Адреси в пам’яті даних вибираються по шинам XAB1 та XAB2. Передача даних розміром в байт, слово, та довге слово виконується по шинам CDBR та CDBW. Друга операція 16-бітного читання може бути виконана паралельно по шині XDB2.
Регістри периферійних пристроїв відображені в адресний простір пам’яті даних. Набір інструкцій оптимізує доступ до регістрів периферійних пристроїв за допомогою спеціального режиму периферійного адресування, котрий робить можливим зробити доступ до 64-бітних ділянок адресного простору периферійних пристроїв більш ефективним. Ти пічний діапазон адрес периферійних пристроїв лежить в адресах від $00FFC0 до $00FFFF, але деякі пристрої на основі мікропроцесора DSP56800EE можуть розмістити їх будь-де в області адрес пам’яті даних. Верхні 12 комірок адресного простору периферійних пристроїв зарезервовані архітектурою системи для ядра, пріоритету переривання та для регістрів конфігурування контролю за шинами.
Спеціальний режим адресації також існує для перших 64 комірок пам’яті даних. Так же як і в режимі адресації периферійних пристроїв, доступ до цих комірок може бути організований за допомогою використання одного слова, одного командного цикла.
Пам’ять даних може бути розширена за межами кристалу, з максимальною адресацією 224 (16Mб) комірок.
3.3. Пам’ять для зберігання програми самозавантаження (Bootstrap Memory)
Пам’ять ROM для зберігання програми самозавантаження зазвичай надається для пристроїв, що виконують програми з вбудованої пам’яті RAM
а не з пам’яті ROM. Дана пам’ять використовується для завантаження прикладної програми в пам’ять RAM після сигналу Reset. Архітектура мікропроцесора DSP56800EE забезпечує режим зберігання програми самозавантаження, в якому інструкції вибираються з пам’яті ROM та пам’ять RAM конфігурується як тільки для читання. Регістр режиму роботи мо...
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора