Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Білет 23
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Інститут комп’ютерних технологій, автоматики та метрології
Факультет:
Не вказано
Кафедра:
Захист інформації
Інформація про роботу
Рік:
2011
Тип роботи:
Державний іспит
Предмет:
Інші
Варіант:
23
Частина тексту файла (без зображень, графіків і формул):
Класифікація тригерів. Поняття про тригери типу D, T, RS, JK, MS, RST.
Тригер – це однорозрядний елемент пам’яті. Взагалі тригером називається пристрій, який може знаходитись в одному з двох стійких станів і переходить з одного стану в інший під впливом вхідного сигналу. Стан тригера визначається за вихідним сигналом Q. Як правило, тригери реалізуються з двома виходами – прямим Q та інверсним EMBED Equation.2 . Стану тригера 1 відповідає лог.1 на виході Q та лог.0 на виході EMBED Equation.2 і навпаки.Тригер є базовим елементом пристроїв пам’яті і дозволяє зберігати один біт інформації.
Входи тригера поділяються на інформаційні та допоміжні (керуючі). Сигнали, що надходять на інформаційні входи, керують станом тригера. Сигнали на допоміжних входах використовуються для попереднього встановлення тригера в потрібний стан і для синхронізації. Допоміжні входи можуть використовуватись і в якості інформаційних. Число входів тригера залежить від його структури та призначення. За способом прийому інформації тригери поділяються на асинхронні та синхронні. Асинхронні тригери сприймають інформаційні сигнали та реагують на них в момент їх появи на входах тригера. Синхронні тригери реагують на інформаційні сигнали при наявності дозволяючого сигналу на спеціальному керуючому вході C, який називається входом синхронізації. Синхронні тригери поділяються на тригери із статичним та динамічним керуванням по входу C. Тригери із статичним керуванням сприймають інформаційні сигнали при подаванні на C-вхід рівня лог.1 (прямий C-вхід) або лог.0 (інверсний C-вхід). Тригери з динамічним керуванням сприймають інформаційні сигнали при зміні сигналу на C-вході від 0 до 1 (прямий динамічний C-вхід) або від 1 до 0 (інверсний динамічний C-вхід). За принципом побудови тригери із статичним керуванням можна поділити на одноступеневі та двоступеневі. Одноступеневі тригери характеризуються наявністю однієї ступені запам’ятовування інформації. В двоступеневих тригерах є дві ступені запам’ятовування інформації – спочатку інформація записується у першу ступінь, потім переписується в другу і з’являється на виході.
За функціональними можливостями розділяють:
тригери із роздільним встановленням станів 0 та 1 (RS-тригери);
тригери із прийомом інформації по одному входу D (D-тригери або тригери затримок);
тригери із лічильним входом T (T-тригери);
універсальні тригери з інформаційними входами J і K (JK-тригери).
На рис.5.1 наведені умовне графічне позначення та монтажна схема асинхронного RS-тригера з інверсними входами. Цей тригер побудований на двох логічних елементах І-НІ. В табл.5.1 наведена таблиця станів цього тригера.
Рис.5.1.
Умовне графічне позначення (а) та монтажна схема (б) RS-тригера.
Тригер повинен реалізувати функцію
EMBED Equation.3
Таблиця 5.1.
Синхронний RS-тригер із статичним керуванням (RSC-тригер), наведений на рис.5.2, відрізняється від асинхронного наявністю C-входу, на який подаються синхронізуючі (тактові сигнали). Синхронний тригер складається з асинхронного RS-тригера та комбінаційного цифрового пристрою з трьома входами S, C, R і двома виходами. При C=0 вхідні логічні елементи блоковані, сигнали на їх виходах дорівнюють 1 і не залежать від сигналів нв входах S і R. В табл.5.2 наведена таблиця станів RSC-тригера.
Рис.5.2. Умовне графічне позначення (а) та монтажна схема (б) RSC-тригера.
Таблиця 5.2.
D-тригер або тригер із затримкою має один інформаційний вхід D та один вхід для синхронізації C. D-тригер, наведений на рис.5.3, побудований на основі RSC-тригера шляхом з’єднання входів R і S через інвертор для отримання входу D. Інформація, що надходить на вхід D, записується в тригер по додатньому перепаду сигналу на вході C. В табл.5.3 наведена таблиця станів D-тригера.
Тригер повинен реалізувати функцію
EMBED Equation.3
Таблиця 5.3.
Рис.5.3. Умовне графічне позначення (а) та монтажна схема (б) D-тригера на базі RSC-тригера.
JK-тригери є найбільш універсальними. На рис.5.4 наведені умовне графічне позначення та монтажна схема найпростішого JK-тригера, побудованого на основі RSC-тригера за допомогою двох додаткових зворотніх зв’язків. Він працює аналогічно RSC-тригеру за виключенням того, що в нього відсутні заборонені комбінації входів. Нижче наведена таблиця станів JK-тригера.
Рис.5.4. Умовне графічне позначення (а) та монтажна схема (б) JK-тригера на базі RSC-тригера.
EMBED Equation.3
Тригер повинен реалізувати функцію
Таблиця 5.4.
EMBED Equation.3
Т-тригер Може бути построєний з використанням двухтактного синхронного RS-тригера. Т-тригер повинен реалізувати функцію
Несинхронізуючий
EMBED Visio.Drawing.11
EMBED Visio.Drawing.11
Синхронізуючий
EMBED Visio.Drawing.11
EMBED Visio.Drawing.11
Таблиця двохтактного синхронного RS-тригера
Розподільники імпульсів і подільники частоти.
Вони призначені для просторового розподілення тактових імпульсів (багатофазний генератор імпульсів)
Застосування:
керування системи обігаючого контролю.
EMBED Visio.Drawing.11
Попередня схема являє собою і подільник частоти. Якщо частота = 4Гц, то на виході частота буде 1Гц. Такий подільник частоти є найбільш швидкий (ИР11(унів.4 розр), ИР13(унів. 8 розр))
VLIW і суперскалярна архітектура. Обмеження ефективності VLIW архітектури.
Розпаралелювання у VLIW (Very Long Instruction Word) машинах виконується класично виключно на етапі компіляції під час формування пакетних команд, тобто статично. Тут неможливо на 100 відсотків бути певним щодо розв’язання усіх видів залежностей. Тому відкомпільовані програми вимагають ретельного налагоджування. Цей підхід дозволяє сягнути максимума продуктивності, але є сприйнятливим лише у певних застосуваннях комп"ютерних засобів (наприклад, обробка сигналів, процесори ADSP21XX фірми Analog Devices та TMS320C6X фірми Тexas Іnstruments). VLIW запроваджено у новітньому процесорах Alpha Digital та Ітаніум (сумісна розробка фірм Інтел та Х'юлетт-Паккард, архітектура - IA-64); процесор оптимізовано під виконання серверних задач.
Суперскалярні процесори розпаралелюють одиничний потік скалярних інструкцій динамічно, тобто, під час виконання програми. Це вимагає певних додаткових апаратних витрат на реалізацію механізму динамічного виконання (розпаралелювання, передбачення напрямку переходів та спекулятивне виконання інструкцій у передбаченні). Прикладом є процесори Пентіум. Зрозуміло, що певну частку роботи з виявлення залежностей даних, керування і структур покладають на оптимізуючий компілятор, якому притамана розвинута оптимізація результату генерування коду. Результатом є те, що отримують дещо нижчу швидкодію суперскалярного варіанту у порівнянні з VLIW-варіантом, разом з більшою надійністю суперскалярних програм та незалежністю суперскалярного програмного коду від модифікацій апаратної побудови процесора.
Першою VLIW-машиною був зовнішній по відношенню до базового мейнфрейма процесор АР-120В Фішера (Йельский університет, США,1981 рік). Особисто Фішер запропонував термін VLIW. Новітнім прикладом VLIW процесора є кристал Крузо фірми Трансмета, що опрацьовує пакети у складі восьми 32 розрядних інструкцій та використовує часткову віртуалізацію (!) апаратних підсистем.
У VLIW (Very Long Instruction Word) машинах розпаралелювання виконується статично, на етапі компіляції коду. Тут неможливо передбачити ті залежності, що формуються динамічно, під час виконання програми, що може спричинити некоректну обробку потоку інструкцій. До динамічно сформованих залежностей належать залежності даних та залежності керування. Новітні процесори (Ітаніум, наприклад) вимагають, аби у потоці інструкцій прямо казувалося, які інструкції треба виконувати паралельно, а які не можна так опрацьовувати.
Негативно впливають також ефекти невпорядкованого завершення виконання команд. Саме тому надійність виконання програми тут зменшена у порівнянні з суперскалярним варіантом. Перевага
VLIW в потенційній швидкодії найбільш відчутна в серверних задачах, де паралельно опрацьовують декілька процесів (ниток), в наукових задачах, задачах тривимірної візуалізації та в задачах обробки сигналів.
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора