Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Відповіді до теоретичних питань 1-30
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Не вказано
Інформація про роботу
Рік:
2024
Тип роботи:
Державний іспит
Предмет:
Комп'ютерна схемотехніка
Частина тексту файла (без зображень, графіків і формул):
1. Порівняльні характеристики технологічних груп ІМС
ТЛБЗ (Транзисторна логіка безпосередній зв’язок)
Y=X1vX2vX3vX4
U1=0,7В
U0=0,1-0,4В
Uлогічний=0,3В – логічний рівень
Переваги:
-чим меньший логічний рівень, тим більший рівень швидкодії
Недоліки:
невисока надійність спрацювання
низька завадостійкість
РТЛ (Резистивно-транзисторна логіка)
Переваги: краща завадостійкість
Недоліки:
-погіршена швидкодія
-паразитні ємності
РКТЛ (резистивно-конденсаторна-транзистивна логіка)
Більша швидкодія, велика завадостійкість
Діодно-транзисторна логіка (ДТЛ)
Y=X1*X2*X3 V X4*X5*X6
Ця інверсія виконується за рахунок транзистора, який може перебувати у виключеному стані.
Якщо на X1 подати 0, то струм буде рівномірно протікати через діод, тоді напруга буде 0≤U0≤0,7В. Тобто низький потенціал на б.-л. вході призводить до того, що на вході буде великий потенціал (1). Такі схеми вже не використовують.
Хороша завадостійкість, мала швидкодія (до 1МГц)
(ТТЛ) Транзисторно-транзисторна логіка
На відміну від попередньої схеми, для того, щоб на вході був високий потенціал необхідно щоб була на вході була 1:
Якщо 0≤UБЕ≤0,55В => RКЕ>1мΩ
0,55≤ UБЕ ≤0,65В => 1мΩ≤RКЕ≤100Ω
0,7≤ UБЕ => RКЕ>100Ω
0≤U0≤0,4B
2,4≤U1≤4B
Така схема може працювати лише на двох рівнях: рівень логічного 0 і рівень логічної 1.
Пізніше з’явилася інші група, в якої покращилися основні параметри: швидкодія і споживання потужності.
ТТЛ з включенням діода Шоткі (ТТЛШ)
Швидкодія цих елементів збільшилась у 5 разів.
Емітерно зв’язана логіка (ЕЗЛ)
Висока або надвисока швидкодія до 1000 МГц
Мала енергія переключення
Незалежність споживаної потужності від частоти переключення
Висока навантажувальна здатність
Висока завадостійкість
Мала вартість
Широкий функціональний набір
Інтегрально-інжекційна логіка (І2Л)
Застосовується для побудови елементів пам’яті. Частота 10 МГц.
Комплементарна на базі МОН транзисторів
Логіка (КМОН)
Використовуються р-канальні та n-канальні польові транзистори.Використовується у 70% інтегральних мікросхем.
2. Основні статичні та динамічні характеристики ІМС
Статичні характеристики ЛІС
1. Передавальна характеристика (для інверсних елементів)
Uп – напруга перемикача
Uз+ - додатн.завадост.
Uз- - від’ємн.завадостійк.
ΔUн – зона невизначеності
ΔUн = Un0 – Un'
-------- - характеристика трігерів Шмідта
2.Вхідна характеристика – показник залежності Івх. Від Uвх.
Використовуючи вхідні характеристики – знаходиться навантажувальна здатність вихідного каскаду.
3.Вихідна характеристика – залежність вихідної напруги Uвих. Від Інавантаження
Існують деякі мікросхеми, що забезпечують втриччі більші значення Івих при цих самих значеннях U.
Інші параметри:
реалізація логічних функцій
навантажувальна спроможність
коефіцієнт об’єднання по входу
коефіцієнт розгалуження по виходу
споживана потужність (струм)
стійкість інтегральних схем до механічних і температурних впливів
напруга живлення
надійність:
- інтенсивність відмов, λ
- напрацювання на одну відмову, Т
- ймовірність безвідмовної роботи Р(t) на протязі часу t
Статичні параметри
λ= n /NT, де n – число відмов
t – час дослідження
N – кількість елементів, що досліджуються
Вважаємо, що для сучасних ІС λ = 5*10-8.. 10-9 один/год
Т = 1/ λ P(t) = e-λt
Ємність елемента,
Макс/мін напруга живлення,
додатня/від’ємна завадостійкості (Вольти)
Динамічні характеристики ЛІС
Це характеристики, що характеризують швидкодію логічних елементів:
tф-час фронту – переключення від 0 до 1
tзр- час зрізу – переключення від 1 до 0
tз.ср.-час затримки середній = EMBED Equation.3
3. Завадостійкість ІМС ТТЛ та ТТЛШ, шляхи їх покращення.
При збільшенні температури зменьшується напруга на переходах ≈2мВ/◦С. Відповідно збільшується вихідна напруга «1», збільшується від’ємна завадостійкість, а додатня – зменьшується, бо U0вих зростає.
U1 зростає U0 зростає
EMBED Equation.3 зростає EMBED Equation.3 падає
Зміна Uж майже не впливає на EMBED Equation.3 і безпосередньо впливає на EMBED Equation.3 .
При збільшені навантаження EMBED Equation.3 і EMBED Equation.3 падає.
4. Вплив дестабілізуючих факторів на характеристики ІМС.
Дестабілізуючими факторами вважаються відхилення напруги живлення від нормального значення; відхилення від нормальних теператур;зміна навантаження на вихідному каскаді.
ΔЕж ΔТ ΔІн
Ці фактори впливають на:
завадостікість ( Uз+, Uз- )
споживана потужність Рс
швидкодія, що визначає максимальну частоту переключення або час середньої затримки(fп мах, τзат)
навант.здатності (Ін)
Відхилення напруги живлення :Еж (дозволяється змінювати її у межах ±10%)
При збільшенні Еж => зававдостійкість збільшилась
=> Рс збіл.по квадр.законі
=> fn –збільш.
=> In – збільш.
На завадостійкість ΔT практично не впливає. При зміні температури оппори мікросхеми, але в той же час збільшується коофіцієнт транзистора → ΔT практично не впливає на Pc
При збільшенні ΔT => fn - трохи збільшується
=> In залишається без змін
При збільшенні ΔIn => Uз+, Uз- зменшується
=> Рс – збільшується
=> fn зменшується за рахунок того, що наваження збільшується і в результаті перерозподіляється при перек.у вихідному каскаді став гірш.
=>In зменшуєься
5. Вплив ємності навантаження на швидкодію ІМС.
Сп – паразитна ємність. 1. На діодному переході вхід логічного елементу має паразитну ємність 2...4пФ. Якщо елементів багато, то ємності сумуються.
2. Смонтажан – ємність між доріжками. Напр. якщо t=τ. Uвих=0,63Uвх
3В≈1,9В
Початок переключення резистора за час τ:
Нехай Сн=30пФ
Rекв=1Ком -> τ=30нс, якщо транзистор відкритий, то розряд проходить швидше. Чим більша ємність навантаження, тим повільніше працює елемент.
6. Логічні ІМС КНОН та їх основні характеристики.
В процесі функціонування nМОН логічних схем, можливе протікання через логічні елементи наскрізних струмів від джерела живлення до загального проводу. З метою зменшення потужності, що споживається, бажано ліквідувати наскрізні стуми. Для цього потрібно, щоб навантажувальний транзистор Т1 відкривався та закривався у протифазі з функціональним транзистором Т2. Одним із способів реалізації цього є реалізація на кристалі як нормально-закритих, так і нормально-відкритих МОН-транзисторів. При цьому технологія виготовлення логічних елементів потребує використання додаткових технологічних операцій для імплантації іонів.
Інший метод усунення наскрізних струмів полягає у використанні компліментарних (взаємодоповнюючих) МОН-транзисторів двох типів провідності. МОН-транзистор n-типу відкривається, якщо до його заслону прикладений високий потенціал, а для того щоб відкрився МОН-транзистор p-типу, до його заслону потрібно прикласти низький потенціал. Технологія виготовлення цифрових інтегральних мікросхем, при якій використовуються МОН-транзистори обох типів провідності, називається КМОН.
Тут відсутні наскрізні струми, майже не споживає потужності в статичному режимі, вх. струми споживаються тільки для перезарядки вх. ємності заслонок.
Степені інтеграції мікросхем.
К=LgN – степінь інтеграції, де N-кількість елементарних елементів на кристалі.
Малі: N = 10 -> K = 1
N = 100 -> K = 1
Середні: N = 103 -> K = 1
N = 104 -> K = 1
Великі: N = 105 -> K = 1
N = 106 -> K = 1
КМОН складається з 2 транзисторів протилежних за провідністю.
Коли на 3 є „1” між С і В створюється канал, по якому може протікати струм, який в свою чергу закриває р-п-р транзистор.
Якщо з „0” – транзистор п-р-п закривається, то р-п-р – відкривається.
Паралельні діоди згорять якщо поміняти полярність напруги живлення.
Основні особливості схем КМОН:
Високий вхідний опір (1010Ом і більше)
Високий коефіцієнт розгалуження
Низький вихідний опір в порівнянні з вхідним
Рівні логічних 0 та 1 ТТЛ та КМОН
ІМС КМОН працюють в широкому діапазоні напруг живлення (3-15В)
Висока завадостійкість. В залежності від вхідної напруги змінюється завадостійкість.
Практично незалежність основних параметрів ІС від дестабілізуючих факторів (для температури та навантаження).
Діапазон робочих температур: -60+125С
Напруга живлення впливає на завадостійкість і швидкодію (при збільшенні Еж збільшується швидкодія елемента КМОН)
Передавальна Вхідна характеристика
вихідна характеристика
Чим більший струм на вході – тим більший спад напруги.
7. Особливості застосування ІМС КМОН.
Невикористовувані входи «в повітрі» не залишають, а під’єднують до констант, причому під’єднання до задіяних ніжок можливе, але не бажане через зменьшення швидкожії і збільшення навантаження на джерело сигналу.
Рівні логічної «1» і «0» співпадають з рівнями джерела живлення і землі, тому до джерела живлення підключаються напряму, навідміну від ТТЛ(Ш), в яких рівень логічної «1» на 1,5...2В меньше за Uж.
Низький вихідний опір при підключенні до таких же елементів
Висока стійкість до дистабілізуючих факторів
Широкий діапазон вхідних напруг (-3В до +18В)
Для збільшення навантажувальної здатності – допускається об’єднання вхідного і вихідного двох елементів.
8. Класифікація тригерів.
Трігер – це послідовнісні схеми з пам’яттю. Вих.сигнал у загальних випадках залежить не лише від сигналів, що подаються на вх., але від сигналів, що діяли на них перед тим. Тобто якщо стан вих.у комб.схем.в б.-л. час визначає стан на вході: x=f(x), то стан у послідовній системі (ЦА) визн.складн.ф-лою : Y=f(x,Q). Тобто ЦА є не лише перетв.сигн., але і пристр., що зберігає попередню та біжучу інформацію. Ця властивість забезпечується появою у цих схемах зворотнього зв’язку. Осн.посл.схем вваж.трігер-елем., що має 2 стійких стани (Q=1 або Q=0), тому такі схеми назив.ще бістабільними. В якому з цих двох станів опиняється трігер залежить від сигналу на входах тригера і його попередн.стану.
Тип тригерів визначає алгоритм його роботи. В залежності від алгоритму роботи він може мати 3 типи входів:
встановлюючий
інформаційний
керуючий
Тригери можна поділити по способу прийому інфи на такі типи:
Тактування може здійснюватися потенціалом (керовані рівнем) або перепадом потенціалу (керовані фронтом), вони ще називаються динамічно керовані. В І випадку сигнали на керуючих входах впливають на стан тригера тільки при відповідному потенціалі на тактовому вході. В ІІ випадку: вплив керуючого сигналу проявляється тільки в момент переходу 0->1 або навпаки (динамічні входи) на тактовому вході.
Є універсальні тригери, що можуть працювати як в синхронному так і асинхронному режимах.
По логіці роботи тригери поділяються на: RS, RSC, D, JK
RS тригер має 2 встановлюючі входи і є асинхронним.
D (лічильний тригер). Має 1 вхід. Його стан повторяє вх сигнал але з затримкою, яка визначається тактовим сигналом.
JK – має входи встановлення і скиду, але на відміну від RS-тригера допускає ситуацію коли на обидва ці входи подається логічна «1»
D, JK – можуть бути простими і універсальними
9. Тригери типу RS та RSC.
Трігер – це послідовнісні схеми з пам’яттю. Вих.сигнал у загальних випадках залежить не лише від сигналів, що подаються на вх., але від сигналів, що діяли на них перед тим. Тобто якщо стан вих.у комб.схем.в б.-л. час визначає стан на вході: x=f(x), то стан у послідовній системі (ЦА) визн.складн.ф-лою : Y=f(x,Q). Тобто ЦА є не лише перетв.сигн., але і пристр., що зберігає попередню та біжучу інформацію. Ця властивість забезпечується появою у цих схемах зворотнього зв’язку. Осн.посл.схем вваж.трігер-елем., що має 2 стійких стани (Q=1 або Q=0), тому такі схеми назив.ще бістабільними. В якому з цих двох станів опиняється трігер залежить від сигналу на входах тригера і його попередн.стану.
Тип тригерів визначає алгоритм його роботи. В залежності від алгоритму роботи він може мати 3 типи входів:
встановлюючий
інформаційний
керуючий
RS тригер має 2 встановлюючі входи і є асинхронним (Зміна стану відбувається зразу після зміни потенціалу на його встановлюючих входах).
При под.на вх.S акт.рівеню трігер вст.в «1».
При подачі на R вх.тріг.скидається в «0»
Для тригера цього типу не припуст. одночасне подання акт.рівнів на обидва вх., бо трігер не може встанов.одночасн.в «0» і «1»
& V
Таблиця переходів (табл.ф-цій збудження)
Qt Qt+1 R S 0 0 x 0 Qt- попередній стан
0 1 0 1 Qt+1 – поточний стан
1 0 1 0 х – будь-яке значення 0 або 1
1 1 0 x
Характеристично р-ня отримання з цих табл.за правилами алгебри-логіки:
Qt+1 = R*S V R*Qt = R*(S V Qt)
Залежність Qt+1 від Q t характ.власт.трігера запам’ятовувати попередній стан
Існує, ще графічний опис трігера
RSС-тригер (RS – синхронний.)
В цього тригера інформаційні входи (R і S) є тільки статичними, а керуючі (С) – обох типів. RSC тр.можна використовувати, як лічильник – подати на вх.короткі імпульси і попередньо з’єднати Q з S і Q з R. Тривалість імпульс.має бути менш.,ніж час переключення на двох елем.
10. Тригери типу D
Трігер – це послідовнісні схеми з пам’яттю. Вих.сигнал у загальних випадках залежить не лише від сигналів, що подаються на вх., але від сигналів, що діяли на них перед тим. Тобто якщо стан вих.у комб.схем.в б.-л. час визначає стан на вході: x=f(x), то стан у послідовній системі (ЦА) визн.складн.ф-лою : Y=f(x,Q). Тобто ЦА є не лише перетв.сигн., але і пристр., що зберігає попередню та біжучу інформацію. Ця властивість забезпечується появою у цих схемах зворотнього зв’язку. Осн.посл.схем вваж.трігер-елем., що має 2 стійких стани (Q=1 або Q=0), тому такі схеми назив.ще бістабільними. В якому з цих двох станів опиняється трігер залежить від сигналу на входах тригера і його попередн.стану.
Тип тригерів визначає алгоритм його роботи. В залежності від алгоритму роботи він може мати 3 типи входів:
встановлюючий
інформаційний
керуючий
Простий D-тригер має 2 входи: керуючий і інформаційний. Належить до синхронних статичних тригерів. Має затримку між сигналами на інформаційному і керуючому входах. Використовується для побудови регістрів. D-тригер можна реалізувати з RSС-тригера, якщо на його вхід S подати значення D, а на R вхід його інверсію.
SHAPE \* MERGEFORMAT
Таблиця істинності
Універсальний варіант D-тригера на базі ІС К155ТМ2
SHAPE \* MERGEFORMAT
Він має 2 режими роботи: синхронний і асинхронний і працює в синхронному режимі по по додатньому перепаду(по передньому фронту).
Часова діаграма роботи D-тригера в лічильному режимі.
SHAPE \* MERGEFORMAT
11. Тригери типу JК.
SHAPE \* MERGEFORMAT
Таблиця істинності
Як видно цей тригер базується на RSС-тригері. Для уникнення режиму генерації застосовуються двоступеневі RS-тригери, або з динамічним управлінням або з внутрішніми затримками. Якщо вхід J через інвертор підключити на вх К, то тригер стане D-тригером. Даний тригер вважається універсальним, бо на його основі шляхом зовнішніх комутацій отримати любий іньший тригер. Застосовуються при побудові регістрів зсуву, синхронних розрахункових схем, лічильників...
Коли ширина імпульсу <2*затримка елементу, тоді тригер стає лічильником.
Універсальний JK-тригер на базі ІС К531ТВ9 має наступну структуру:
SHAPE \* MERGEFORMAT
12. Класифікації запам’ятовувальних пристроїв.
Технологічна класифікація
EMBED Visio.Drawing.6
ЛІПЗ – лавинна інжекція плаваючий затвор
nМОН – нітріт-метал-окисл-напівпровідник
Класифікація за організацією пам’яті
EMBED Visio.Drawing.6
FPM – Fast Page Mode (з сторінковою організацією)
EDO – Extended Data Out (з розширеним виводом даних)
BEDO – Burst Extended Data Out (пакетно розширених доступ)
SD – Synchronous DRAM
DRD – Direct Rambus DRAM (Байт послідовна пам’ять з високим темпом передачі даних в якої час запізнення відсутній)
CD – Cache DRAM (кешована на одному кристалі з DRAM розміщена статична КЕШ пам’ять)
DDR - Double Data Rate DRAM (пам’ять з подвійною передачею біт даних за такт)
DDR II - Double Data Rate DRAM II (пам’ять з передачею 4-ох біт даних за такт)
GDDR3 – Graphic Double Data Rate DRAM (Використовується в відеокартах)
13. Репрограмовані ПЗП
РПЗП – це такі, в яких МПС виконується лише операція читання, але дозволяється стирання інформації, що в ній зберігається і запис нової.
РПЗП виконує лише на МОН транзисторах. Наявність або відсутність заряду визначається лише включенням або виключенням транзистора, оскільки існують різні порогові напруги для включення і виключення.
РПЗП випускається у вигляді матриць.
NМОН – транзистори, в яких мож. вентилазація затвору, та ізолюючий діелектрик – тонкий шар нітро-кремнію.
При програмуванні на високих потенціалах електрони скупчуються на NSi і створюють не пропускний шар і транзистор встановлюється відкритий стан, а якщо цих електронів нема – транзистора закритий.
Uз – напруга на затворі
Іс – струм
NSi має властивість захоплювати та тривалий час зберігати електричні заряди. Коли З подає високовольтний імпульс, що перевіряє критичний рівень В захоплює заряд в залежності від амплітуди і тривалості програмуючого імпульсу. Для стирання інформації достатньо додати імпульс протилежної полярності. В залежності від наявності заряду NMOH має більшу або меншу порогову напругу, тому для читання інформації достатньо подати сигнал амплітуда якого знаходиться між 2 пороговими рівнями.
Перевага:
Програмні імпульси, що подаються на З ізольовані від кола С-В, що дозволяє програмувати РПЗП без зняття МС з плати.
В даних РПЗП допускається ре програмування окремих слів
РПЗП з УФС
Основним елементами таких РПЗП є МОН-транзистори з лавинною інжекцією і ізольованим затвором.
Затвор у колі з SiO2 розташовані у колі діелектрика і немає зовнішнього виводу. При відсутності заряду на транзисторі він є виключеним.
При подачі на С – 30В р-п-р перехід зміщується у режим лавинного пробою і електронного пробою з великою плаваючою енергією.
Величина заряду залежить від амплітуди і часу програмного імпульса. Після зняття зовнішього кола поволить себе так, ніби на його коло подається зовнішня напруга – включений стан. Оскільки З немає зовнішнього виводу, то зняти заряд електричного імпульсу неможливо, а лише за допомогою УФС або рентгенівських променів. При цьому викликається фотострум від З до підложки і МС повертається у незалежний стан, при якому всі транзистори виключені.
К155РУ5 (256слів Х 1розряд)
14. Статичні та динамічні оперативні запам’ятовувальні пристрої.
Динамічеа пам’ять, або DRAM, Dynamic Random Access Memory. Інфа зберігається в комірці, що складається з конденсатора, доступ до якого керується транзистором. Наявність або відсутність заряду цього конденсатора, і є зберігаємою інфою (0 або 1). Саме використання конденсатора робить цей вид пам’яті відносно дешевим і простим в виготовлені і будуються на НВІС, але в цей же час приводить до того, що збільшується час доступу – по-перше конденсатор не может негаайно зарядитися або розрядитися, по цій же причині динамічній пам’яті не доступні високі частоти роботи. По-друге при читанні конденсатор розряжається, і до того ж конденсатор не може довго зберігати заряд, тобто він постійно розряжається. Тому комірки динамічної памяти треба постійно обновляти (регенерувати), на що також тратиться час очікування процесора.
Якщо на VT „1” – запис інформації в СЛ, якщо ні VT „0” – читання інформації з СЛ.
Статична пам’ять, або SRAM, Static Random Access Memory. На відміну від динамічної пам’яті,комірка, що зберігає інфу, представлє собою тригер, реалізований на біполярних, nMOH чи КМОН транзисторах, який зберігає дані, поки є живлення. Такий елемент дозволє швидко міняти своє значення, что позволяє використовувати його на дуже високих частотах, і не потребує регенерації, що дає дуже хороші показники часу доступу. Важкі у виготовлені, тому і дорогі.
Елемент на біполярних транзисторах
Ічит – струм читання
Аі – адрес і-го елемента
Uа – напруга, що подається на адресну шину.
На розрядну шину Рі подають опорну напругу, яка є загальною для всіх ЗЕ. Співвідношення між Uоп і Uр при наявності Ua визначає режим роботи запам’ятовуючого елементу: режим зберігання, запису та читання.
Режим зберігання Ua < (Uоп = Uр)
Схема знаходиться з однаковою стійкістю станів: VT2 відкритий і струм протікає по емітеру 1 відритого транзистора, а по емітеру 2 обох транзисторів струм не протікає.
Режим читання
VT2 відкритий і струм протікає в його емітер. Щоб транслювалась інформація в розрядну шину Рі необхідно перемкнути струм емітеру, тобто закрити схему по емітеру VT1 і відкрити VT2, залишивши поперелній стна транзистора.
Напругу на адресній шині треба зробити рівною: Ua > (Uоп = Uр), тоді струм через емітер 2 перейде в Рі. Наявність струму в шині відповідає читанню „1”, а відсутність „0”.
Умови режиму запису залежать від стану. В якій по Рі необхідно подати Uр>Uоп, зберігаючи Uа>Uр. При цьому тригер переходить в швидкий стан (VT2 закрито, а VT1 відкритий). Для запису в ЗЕ „1” на виході Рі необхідно подати Uр<Uоп і забезпечити Uа>Uоп.
Усі елементи мають високу швидкодію (tсер = 10..70нс), та досить мале споживання потужності.
ЗЕ на МОН-транзисторах
ЗЕ на КМОН транзисторах
БЛ – бітові лінії, СЛ – словарні лінії
15. Основні параметри запам’ятовувальних пристроїв.
Статичні:
Ємність – визначає максимальну кількість біт інформації, що може зберігатися
Ширина вибірки (розрядність) – кількість інформації, що записується/читається за одне звернення.
час звертання – визначається з моменту подання в пристрій сигналів запису/читання до моменту, коли закінчуються всі дії, які пов’язані з виконанням операцій і пристрій буде готовий виконувати наступну операцію. Час звертання - тривалість циклу звертання до ЗП.
Швидкість обміну інформацією між ЗП та іншими пристроями визначається числом біт, яке передається за одиницю часу.
Діапазон допустимих температур: Існує 3 діапазони:
Та 0..75С – для оперативної пам’яті
Тв -60..725С – для зберігання інформації
Тс -65..160С – з відключення напруги живлення
Споживання енергії:
режим пасивного зберігання інформації (резервний режим)
активний режим, коли операції запису/читання відбуваються з номінальною швидкістю
Кристали динамічної пам’яті в резервному редимі споживають в 10 разів менше енергії ніж в активному.
Масогабаритні та механічні характеристики
Динамічні характеристики
tc0 – час інтервальної затримки сигналів даних, які читаються від моменту подання сигналу CS
tA0 – затримка сигналу читання даних від моменту встановлення адреси
tRC – затримка вихідного сигналу після зняття CS.
16. Дешифратори і демультиплексори.
DMX(Демультиплексор) – пристрій, призначений для передачі інформації з інформаційного входів на вихід, що визначається адресою. Є аналогом електромеханічного перемикача.
Якщо виходів m, то адресних входів n=log2m або m=n2
EMBED Equation.3
EMBED Visio.Drawing.11
DC(Дешифратор) – призначений для перетворення двійкового коду адреси в унітарний код 1 з m, щоб перетворити DMX в DC, достатньо на Е подати лог 1. Використовується для перетворення адреси ЗП в сигнали вибору кристалу, схеми керування аналоговими комутаторами, в системах індикації. Є частковим випадком демультимлексора, але оскільки дешифр мають замість входу даних вх дозволу, то це практично стирає між ними різницю.
К155ИД1 – 4х10, 530ИД14 - 2х4(інв)
Збільшення к-ті виходів DMX i DC
EMBED Visio.Drawing.11
1.Демультиплексне дерево
2. Використання вхідної логіки
EMBED Visio.Drawing.11
EMBED Visio.Drawing.11
3. Матричний Демультиплексор
EMBED Visio.Drawing.11
17. Шифратори. Розширення кількості входів шифратора.
CD(Шифратори) – призначені для перетворення сигналу, що поступає на один з входів(m) в код адреси отримуваного коду(n). m=n2. Є пріоритетні шивратори, в яких молодші входи є пріоритетнішими при одночасному поданні активного рівня на декілька входів.
EMBED Visio.Drawing.11
155ИВ1 – 8 вх
555ИВ3 – 10 вх
EMBED Equation.3
GS=EI(x0x1…x7)
EMBED Visio.Drawing.11
Каскадне з’єднання. Розширення по входах.
18. Компаратори. Послідовне та паралельне з’єднання багаторозрядних компараторів.
EMBED Visio.Drawing.11
EMBED Visio.Drawing.11
К555СП1
Збільшення входів компаратора шляхом послідовного з’єднання
EMBED Visio.Drawing.11
Схема проста тим, що при нарощуванні немає всяких допоміжних елементів
EMBED Equation.3
, де tпор – час порівняння, tзк – час затримки компаратора
Порівняння послідовних входів
EMBED Visio.Drawing.11
Паралельне з’єднання компараторів
19. Конроль парності.
EMBED Visio.Drawing.11
531ИП2(ИП5) – М2(9розр)
EMBED Visio.Drawing.11
Послідовне з’єднання
Паралельне з’єднання
EMBED Visio.Drawing.11
Для послідовного коду
EMBED Visio.Drawing.11
20. Двонаправленні шинні формувачі.
Максимальна здатність навантаження магістралей невелика, що не дозволяє безпосередньо використовувати його в системах з великою місткістю пам'яті і широким набором периферійних пристроїв. Для збільшення здатності навантаження МД мікро-ЕОМ необхідно також застосовувати буфер магістралі. Як буфер для двонаправленого обміну даних може бути використаний двонаправлений шинний формувач і82С86 (КР580ВА86). Керування напрямком обміну виконується сигналом на вхід Т (АB T=1, AB, T=0). ВА87-інверсний
21. Суматори з паралельним, послідовним та груповим переносом.
EMBED Visio.Drawing.11
EMBED Visio.Drawing.11
Т2=2tс+tп
Т1= ntс
EMBED Visio.Drawing.11
EMBED Equation.3
Т3= Т2n/m
EMBED Visio.Drawing.11
Суматор з груповим паралельно-паралельним переносом
EMBED Equation.3
Т4= 2Т2+ tп
Апаратно-Часові х-ки
22. АЛП типу 155ИПЗ.
На входи A0..A3 подається 4-розрядне слово A (операнд A), на входи B0..B3 – слово-операнд B. АЛП має 4 входи вибору C0..C3, за допомогою яких можна вибрати 24 = 16 функцій пристрою. За допомогою входу M (Mode) АЛП переключається в режим виконання логічних (M=1) або арифметичних (M=0) функцій двох змінних. Таким чином загальна кількість функцій, які виконуються АЛП складає 32. На вхід EMBED Equation.3 приймається вхідний сигнал переносу (активний рівень – лог.0). Мікросхема ИП3 має три додаткових виходи: A=B – вихід компаратора, який відображає рівність операндів (має вихідний каскад з відкритим колектором), GRG – вихід генерації переносу і GRP – вихід розповсюдження переносу, які використовуються при побудові багаторозрядних АЛП з прискореним переносом.
АЛП ИП3 може працювати з прямою логікою (лог.1 – високій рівень) та з інверсною логікою (лог.1 – низький рівень). В залежності від цього змінюються знаки інверсії на входах і виходах (P0, EMBED Equation.3 .. EMBED Equation.3 , EMBED Equation.3 .. EMBED Equation.3 , EMBED Equation.3 .. EMBED Equation.3 , P4, EMBED Equation.3 , EMBED Equation.3 при інверсній логіці), а також отримуються різні таблиці відповідності логічних та арифметичних функцій кодам вибору функції (входи C0..C3).
23. Регістри зсуву
Мікросхема ИР1 – це універсальний 4-розрядний регістр зсуву, який дозволяє здійснювати послідовний і паралельний запис інформації в тригери регістра, послідовне і паралельне зчитування інформації та зсув інформації. Він має послідовний вхід даних SI, чотири паралельних входи D0..D3, а також чотири виходи Q0..Q3 від кожного з тригерів. Регістр має також два тактових входи C1 і C2. Інформація на виходи від будь-якого з п’яти входів даних надійде синхронно з від’ємним перепадом, поданим на вибраний тактовий вхід.
Вхід дозволу паралельного завантаження EL використовується для вибору режиму роботи регістра. Якщо на вхід EL подається лог.1, дозволяється робота по тактовому входу C2. В момент приходу на цей вхід від’ємного перепаду тактового імпульса в регістр завантажуються дані від паралельних входів D0..D3.
Якщо на вхід EL подано лог.0, дозволяється робота по тактовому входу C1. Від’ємні фронти послідовності тактових імпульсів зсувають дані від послідовного входу SI на вихід Q0, потім на Q1, Q2 і Q3, тобто вправо. Зсув даних по регістру вліво можна здійснити, якщо з’єднати вихід Q3 і вхід D2, Q2 і D1, Q1 і D0. При цьому регістр потрібно перевести в паралельний режим, подавши на вхід EL лог.1. Напругу на вході EL можна змінювати, тільки якщо на обох тактових входах лог.0. Однак, якщо на вході C1 лог.1, зміна сигнала на вході EL від 0 до 1 не змінює станів виходів.
EMBED Visio.Drawing.11
Зсув вправо (1000010000100001)
Зсув вліво (0001001001001000)
24. Розподільники імпульсів і подільники частоти.
Вони призначені для просторового розподілення тактових імпульсів (багатофазний генератор імпульсів) EMBED Visio.Drawing.11
EMBED Visio.Drawing.11
Застосування:
керування системи обігаючого контролю.
Попередня схема являє собою і подільник частоти. Якщо частота = 4Гц, то на виході частота буде 1Гц. Такий подільник частоти є найбільш швидкий (ИР11(унів.4 розр), ИР13(унів. 8 розр))
25. Асинхронні лічильники
Лічильником називають послідовнісний цифровий пристрій, призначений для підрахунку та запам’ятовування числа імпульсів, поданих на його лічильний вхід.
В асинхронних лічильниках відсутня загальна для всіх розрядів синхронізація і перехід в нові стани відбувається послідовно розряд за розрядом, починаючи з вхідного, на який надходять лічильні імпульси. Таким чином асинхронний (послідовний) лічильник можна виконати у вигляді послідовності тригерів, включених в лічильному режимі, для кожного з яких лічильний імпульс формується тригером сусіднього молодшого розряду. Основна перевага асинхронних лічильників - це мінімальні витрати мікросхем і мінімум електричних зв’язків, що спрощує трасування ліній зв’язку та підвищує завадостійкість, основні недоліки – це низька швидкодія та наявність хибних станів на виході за рахунок неодночасного переключення тригерів лічильника.
Мікросхема ИЕ4 – це 4-розрядний двійковий асинхронний лічильник-подільник на 2, на 6 і на 12, який працює в коді 6421. Його принципова схема наведена на рис.11.5. Лічильник ИЕ4 складається з двох незалежних подільників, як і мікросхема ИЕ2. Якщо тактова послідовність з частотою f подана на вхід C0 (вивід 14), на виході Q0 (вивід 12) отримаємо меандр з частотою f/2. Послідовність з частотою f на тактовому вході C1 (вивід 1) запускає подільник на 6, і меандр з частотою f/6 з’являється на виході Q3 (вивід 8). При цьому на виходах Q1 і Q2 (виводи 11 і 9) присутні сигнали з частотою f/3. Обидва тактових входи спрацьовують по від’ємному перепаду тактових імпульсів. Входи R0 (виводи 6 і 7) використовуються для скидання лічильника в 0.
Для того, щоби побудувати лічильник з коефіцієнтом перерахунку 12, необхідно об’єднати подільники на 2 і на 6, з’єднавши вихід Q0 з входом C1 (виводи 12 і 1 відповідно). На вхід C0 подається вхідна частота f, а на виході отримується послідовність симетричних прямокутних імпульсів з частотою f/12.
Режими роботи лічильника типу К155ИЕ4. Режим двійкового подільника на 12.
Принципова схема лічильника типу К155ИЕ4.
26. Синхронні лічильники.
Лічильником називають послідовнісний цифровий пристрій, призначений для підрахунку та запам’ятовування числа імпульсів, поданих на його лічильний вхід.
EMBED Visio.Drawing.11
До синхронних (паралельних) лічильників відносяться лічильники, в яких переключення розрядів відбувається одночасно, незалежно від віддаленості розряду від лічильного входу. Це досягається подаванням на всі тригери синхронізуючих імпульсів, які додатнім або від’ємним перепадом викликають переключення тригерів у відповідності із логікою роботи лічильника. Завдяки такій синхронізації досягається мінімальний час встановлення лічильника, який не перевищує час встановлення одного тригера, чим забезпечується максимальна частота зміни станів лічильника. Хибних станів тут немає.
Мікросхема ИЕ9 – це 4-розрядний десятковий синхронний лічильник з можливістю паралельного завантаження інформації по додатньому фронту тактового імпульса. Подавання лог.0 на вхід EMBED Equation.3 , незалежно від станів інших входів приводить до скидання тригерів мікросхеми в 0. Для забезпечення режиму рахування на вхід EMBED Equation.3 необхідно подати лог.1, крім того лог.1 повинна бути присутня на вході дозволу паралельного завантаження EMBED Equation.3 , дозволу рахування EC та дозволу видачі сигналу переносу EP. Зміна станів тригерів лічильника при рахуванні відбувається по додатньому фронту тактових імпульсів, що подаються на вхід C.
При подаванні лог.0 на вхід EMBED Equation.3 мікросхема переходить в режим паралельного завантаження інформації з входів D0..D3. Запис відбувається по додатньому фронту тактових імпульсів, що подаються на вхід C. При паралельному завантаженні на вході EMBED Equation.3 повинна бути присутня лог.1, сигнали на входах EC і EP довільні.
На виході переносу P лог.1 з’являється тоді, коли лічильник знаходиться в стані 9, і на вході EP присутня лог.1, в інших випадках на виході P лог.0. Подавання лог.0 на вхід EP забороняє видачу лог.1 на виході P і рахування імпульсів. Подавання лог.0 на вхід EC забороняє рахування, але не забороняє видачу сигналу переносу.
Режими роботи лічильника ИЕ9.
27. Двійково-десятковий синхронний лічильник.
Лічильником називають послідовнісний цифровий пристрій, призначений для підрахунку та запам’ятовування числа імпульсів, поданих на його лічильний вхід.
До синхронних (паралельних) лічильників відносяться лічильники, в яких переключення розрядів відбувається одночасно, незалежно від віддаленості розряду від лічильного входу. Це досягається подаванням на всі тригери синхронізуючих імпульсів, які додатнім або від’ємним перепадом викликають переключення тригерів у відповідності із логікою роботи лічильника. Завдяки такій синхронізації досягається мінімальний час встановлення лічильника, який не перевищує час встановлення одного тригера, чим забезпечується максимальна частота зміни станів лічильника. Хибних станів тут немає. До 2-10 синхронних лічильників належать: ИЕ-9, ИЕ-20.
EMBED Visio.Drawing.11
Функціональна схема синхронного двійково-десяткового лічильника
28. ПМЛ. Схема макрокомірки.
На відміну від програмованих логічних матриць (ПЛМ, PLA) у програмованих матриць логіки (ПМЛ, PAL - Programmable Array Logic) на кожний елемент АБО заведено виходи не всіх елементів І. Найчастіше елементи І розділені нарівно між елементами АБО, входи елементів АБО запрограмовані в процесі виробництва.
ПМЛ складається з чотирьох основних частин:
набору (матриці) інверторів вхідних сигналів;
набору (матриці) програмованих елементів І
набору (матриці) непрограмованих елементів АБО
набору (матриці) інверторів зворотніх зв’язків.
Під час програмування ПМЛ користувач має можливість забирати зайві сигнали тільки з входів елементів І. На ПМЛ зручно реалізовувати мінімізовані за "1" ДНФ набору функцій. Для їхньої реалізації необхідно завести на входи ПМЛ усі змінні, з яких формуються функції, кожній з функцій поставити у відповідність один з виходів ПМЛ і скласти таблицю прошиття.
EMBED Visio.Drawing.11
EMBED Visio.Drawing.11
EMBED Visio.Drawing.11
29. Реконфігурована матрична логіка (FPGA).
Програмовані користувачем вентильні матриці топологічно похожі на канальні базові матричні кристали. В їх внутрішній області розташовано багато регулярно розташованих ідентичних конфігурованих логічних блоків (КЛБ), між якими проходять трасовочні канали, а на переферії кристалу розташовані блоки вводу/виводу. Найвідоміші виробники: Xilinx (Spartan), Actel (ACT1, 1200XL, ACT3). В якості КЛБ використовуються:
Транзисторні пари, прості логічні вентилі І-НІ, АБО-НІ (SLC - Simple Logic Cells)
Логічні модулі на основі мультиплексорів
Логічні модулі на основі програмованих ПЗП (LUTs - Look-Up Tables)
Характеристичні параметри:
зернистість
функціональність
Дрібнозернисті КЛБ володіють високою гнучкістю в використанні, можливістю відтворення функцій різними способами, що забезпечує гнучкість в відношенні «площа кристалу - швидкодія», і забезпечує складність в системі міжз’єднань. Підключаючи до входів КЛБ змінні і константи можна дістати всі функції 2,3-ох змінних, деякі функції 4-8 змінних. В загальному получається 702 різних варіанта змінних.
В FPGA з тригерною пам’яттю застосовують крупнозернисті блоки. В таких блоках реалізуються складніші функції, що призводить до спрощення програмування міжз’єднань, але це призводить до втрат площі кристалу і зменьшенню швидкодії.
Табличні перетворювачі являють собою ППЗП, в яких аргументи логічної функції служать адресою. Відтворюється любі функції числа аргументів n при організації пам’яті 2n*1. Число відтворюваних функцій EMBED Equation.3
Лінії зв’язку в FPGA як правило сегментовані, сегменти різної довжини і з’єднані між собою програмованим елементом зв’язку (ключами), які представлені у вигляді RC-ланок. Використовується ієрархічна система зв’язку з кількома типами міжз’єднань для передачі на різні віддалі.
Використовуються:
при логічному моделюванні, щоб не робити прототипів
побудова реконфігурованих систем
побудова динамічно реконфігурованих систем.
30. Програмована матрична логіка. ЕРLD, CPLD.
CPLD – Complex Programmable Logic Device, EPLD – Elecrtically Programmable Logic Device.
Архітектурно CPLD складаються з центральної комутаційної матриці, множини функціональних блоків (макрокомірки), блоків І/О на переферії кристалу.
ПМС – програмована матриця з’єднань.
Функціональні блоки CPLD містять програмовану матрицю елементів І яка заводиться на матрицю АБО подібно ПЛМ.
На відміну від FPGA в CPLD використовується неперервна або одновимірно неперервна система зв’язків, причому всі ідентичні, що дає хорошу передбачуваність затримок в зв’язках. В самих лініях зв’язку число програмованих ключів мале, але багато з ключів не будуть задіяні, так що система комутації з єдиною матрицею в цілому потребує великого числа ключів. Типова ПМС дозволяє з’єднувати виходи любого ФБ з входами іньших, що забезпечує повну комутованість блоків. В середині ФБ може існувати локальна система комутації.
Кристали випускають: Altera, Atmel, Vantis, Xilinx, Philips, Cypress Semicond.
EPLD – інтегральна схема, що складається з масиву програмованих логічних елементів які постачаються не з’єднаними між собою. З’єднання програмуються електрично користувачем. Тобто це є програмований логічний пристрій який базується на елементах EEPROM чи EPROM.
Структура комірки EPLD
Внутрішня структура класичної EPLD
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора