Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Відповіді до теоретичних питань
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Не вказано
Інформація про роботу
Рік:
2024
Тип роботи:
Державний іспит
Предмет:
Комп’ютерна схемотехніка
Частина тексту файла (без зображень, графіків і формул):
Комп’ютерна схемотехніка
1. Порівняльні характеристики технологічних груп ІМС.
Діодно-транзисторна логіка (ДТЛ)
Y=X1*X2*X3 V X4*X5*X6
Ця інверсія виконується за рахунок транзистора, який може перебувати у виключеному стані. Якщо на X1 подати 0, то струм буде рівномірно протікати через діод, тоді напруга буде 0≤U0≤0,7В. Тобто низький потенціал на б.-л. вході призводить до того, що на вході буде великий потенціал (1). Такі схеми вже не використовують.
Транзисторно-транзисторна логіка (ТТЛ)
На відміну від попередньої схеми, для того, щоб на вході був високий потенціал необхідно щоб була на вході була 1:
Якщо 0≤UБЕ≤0,55В => RКЕ>1мΩ
0,55≤ UБЕ ≤0,65В => 1мΩ≤RКЕ≤100Ω
0,7≤ UБЕ => RКЕ>100Ω
Така схема може працювати лише на двох рівнях: рівень логічного 0 і рівень логічної 1.
Пізніше з’явилася інші група, в якої покращилися основні параметри: швидкодія і споживання потужності.
ТТЛ з включенням діода Шотки (ТТЛШ)
Швидкодія цих елементів збільшилась у 5 разів.
Емітерно зв’язана логіка (ЕЗЛ)
Дозволяє підняти частоту переключення елементів: до 1000 МГц.
Інтегрально-інжекціяна логіка (І2Л)
Застосовується для побудови елементів пам’яті. Частота 10 МГц.
Комплементарна на базі МОН транзисторів
Логіка (КМОН)
Використовуються р-канальні та n-канальні польові транзистори.Використовується у 70% інтегральних мікросхем.
Принципи побудови і принципи дії ТТЛ
1. Група ЛА
4-емітерний транзистор виконує функцію кон’юктора.
Ця схема розгул. У вигляді 3-х каскадів:
VT1,R1,VD1-VD4 – вхідний каскад
R2,VT2,R3,R4,VT3 – фазо-розчеплювач (розділювач), бо вхідний сигнал розділює на два сигнали
R5,VT5,VD5,VT4 – вихідний каскад
Розглянемо роботу схеми починаючи з виходу. Для дод. лог. низького рівню відповідає -0. Високого рівня – 1
За стандар. лог. 0: 0≤U0≤0,4В
1: 2,4≤U'≤4В
До цієї групи входять інші підгрупи ЛА. Вони відрізняються кількістю входів, але побудовані на основі кон’юкт.-інверс. елем. Вихідні каскади можуть бути 4 тип. Найпростіший з них
- відкритий колектор
- складний вихідний каскад;(входять 2 транзистори і діод між ними)
- складний з транзистором Дарлінгтона (використовується для підсилення вихідної потужності)
- створ. спец зв’язки, які прив. до того, що один транзистор завжди працює у відкритому режимі, інші – у закритому, або коли два транзистори працюють у відкритому стані, тому такий вихідний каскад називається трьох-стабіл. Комбіновані виходи фазо-розрядного каскаду і вход., вихід. каскади створює групу ЛА. Щоб на вході був 0 потрібно, щоб VT4 був відкритий, тому на базі VT4 має бути +0,7В, а RКЕ має бути малим. Для цього необхідно, щоб і VT2 був відкритим, щоб протік струм ІБЕ. А VT2 буде відкритий, якщо на базі +1,4В. Транзистор VT1 також має бути відкритий і на його базі буде напруга +2,1В, але емітерні перехрестя на VT1 мають бути закритими, а відкр. лише колект.-перехр. Нехай на входи X1,…,X4 подається по +4В, а на аноді Х2 -1В, тоді р.-н.-перех. VT2 буде 0,8В, тоді якщо на базі VT5 – 0,8В, то він буде працювати у закритому стані, оскільки один з транзисторів завжди відкритий, інші - закриті. Нехай на виході маємо логічну 1, то напруга ≈ +2,4В. Отже, VT4 => VT2 – закр., що не проводить струм. Щоб VT2 був. закр. потенц. На його базі 0 => коли на б-я з вход.буде відкр.емітерн.перехр., який зміст.у прямому напр.=> VT5 – відкр.за рахунок того, що струм буде протікати через R2 і буде подаватися на базу VT5, потенціал якої = 3,8В.
В цій мікросхемі 2 логіч.елем. Другий елемент має дод.входи, які дозволяють розширити друг.елем. ф-цією АБО.
Принципова схема І має вигляд
2. Група ЛР
Для того, щоб це була сх.друг.ел. потр.вивести ще два виходи К і Е.
Діоди використовуються для того, щоб забезпечити захист: обмеж. ВАХ на рівні 0,7В, тобто відб.зменш.спотворень.
Коректуючий ланцюг – розподіл. на перекл.транзист.,що покращ.передав.характер.
Серії групи ЛР1 130,133,155,136 530,533,531
ТТЛ ТТЛШ
Щоб на виході був 0, то на транзисторі VT7 має протікати струм =>___ І має протікати через VT3 або VT4( один з них має бути відкритий) => на всі входи потрібно подати 1. Щоб на виході була 1, то на X або X2 подати 1;на Х3 або Х4 подати 1.
Якщо існ. додатк.виводи К і Е, то
4 І-НЕ
Якщо ці виводи К і Е підкоючені до схеми, то:
Y=X1*X2*X3*X4 V X1'*X2'*X3'*X4'
8 І-НЕ
3. Група ЛЕ
Навантажн.спроможність.- к-ть таких самих елементів., що можна було підключити до вих.даного елем.
«0» на вході: VT2 і VT3 мають бути закритими ( на одному з входів має бути «0»)
1
4. Група ЛП
Логічні елементи мікросхеми ЛП5 виконують функцію сумування по модулю 2
2. Основні статичні та динамічні характеристики ІМС.
Статичні
1. Передавальна характеристика (для інверсних елементів)
Uп – напруга перемикача
Uз+ - напр.додатн.завадост.
Uз- - напр.від’ємн.завадостійк.
ΔUн – зона невизначеності
ΔUн = Un0 – Un'
-------- - характеристика трігерів Шмідта
2.Вхідна характеристика – показник залежності Івх. Від Uвх.
Використовуючи вхідні характеристики – знаходиться навантажувальна здатність вихідного каскаду.
3.Вихідна характеристика – залежність вихідної напруги Uвих. Від Інавантаження
Існують деякі мікросхеми, що забезпечують втриччі більші значення Івих при цих самих значеннях U.
Динамічні
τсз – час середньої затримки
τсз = t01 + t10 / 2
t01 – час перемикання з «0» на «1»
t10 – час перемикання з «1» на «0»
tз – t зріза : коли імпульс спадає
tф – t фронта: коли імпульс зростає
Найпростіший генератор
Має бути не парна кількість диз’юкт.ел.-нестанд.стан.парна кількість низводить до станд.стану.
Генератор з меншою част. має більш.елементів. Генератор може бути реалізований лише у нест.стані.
3. Завадостійкість ІМС ТТЛ та ТТЛШ, шляхи їх покращення.
Особливості примінення Імс, ТТЛ, ТТЛШ
1.Навантажувальна здатність різних серій ТТЛ, ТТЛШ – різна U0,U1 – співпадають майже для всіх серій. Чим більша навантажувальна здатність елем., тим більші його логічні можливості. Перебільшення навантажувальної здатності призводить до погіршення його параметрів (збільшення швидкодії зміеншує споживчі потужності) 2.Тому при роботі мікросхем різних серій необхідно правильно оцінювати нававнтажувальність по струму I0,I1 окремо. Перебільшення вихідного струму ІС призводить до зниження завадостійкості як
Uз+ так і Uз-.
I0 I1
К531ЛН1 -2 0,05
К155ЛА4 -1,6 0,112
К5555ЛА4 -0,36 0,08
3,96 0,25 мА
3.Необхідно пам’ятати, що елементів більшії функціональної складності вхідні струми можуть бути більші. 4.Для збільшення навантажувальної здатності – допускається об’єднання вхідного і вихідного двох елементів. 5.Вільні входи ТТЛ, ТТЛШ потрібно прив’язувати до відповідних логічних рівнів, а не залишати ні до чого непідключеними.Кожен не підключений вхід вносить затримку при переключенні елементів на 1-3 нс. За рахунок вхідн.ємност.цих входів (3-7 пкФ). Тому для логічних елементів & баж ???? вх.або.опір 1кОм до напруг живлення, або створювати подільн.напруги, до якого і підключаються вільні вход.,або якщо є вільн.ел.її встан.по вих.на «1» і ці вілн.вх.використ.для підкл.віл.вход.=> зменш.Рс мікрос.
Відмінність ел. ТТЛ і ТТЛШ
t3 – час затримки
tф – фронту
tі – тривалість імпульсу
tзр – час зрізу
tр – розмок.
Насич.стан транз. = стан подвійної інжекції (відкриті і емітерне і транзисторне перехрестя). Коли транзистор насичений в його базі скопичуються не основні носії. Всі ІС ТТЛ працюють по таких схемах => обмеження швидкості на низькому рівні, тому включаються схем.діоди Шотки для усунення стану подвійної інжекції, немає процесу розмокт., збільшується швидкодія у 5 раз.
tф визнач.розкидом швидкостей інжект.в базу носіїв заряду. В результаті не всі носії досягають колек.одночасно. t3 + tф – активний режим роботи транзистора (працює як підсилювач)
Вкл.між Б і К метал-напівпров.контакту (д Ш) дозволяє включити режим подвійної інжекції, що зменшує кількість неосновних носіїв в зоні Б і скорочує час розмогнув.
Щіл.струму, що протікає через Б, на три нор.біл., ніж струм К – особл.діод.Шотки – велике швидк.перекл.
В діодах Шотки накопичення неосновних носіїв в зоні перехр.немає, бо перенос.стр.в них відбув за рахунок емісії основних носіїв із напів-пров. у метал.Завд.цьому час виключ.д.Ш. при зміні полярності на його електродах може бути довед.до 100пкс і не залежить від температури навколо середовища. В той час як для р-n перех.цей парам.склад. 1-10нс і залежн.від температ.
Сумаран потужність яка дозв.розсіюв. 14-,16-виводні ІС = 0,5Вт., що суттєво обмежує функціональну складність ІС, тому звичайні ТТЛ і ТТЛШ малопридатні до побудови вел.ІС.
4. Вплив дестабілізуючих факторів на характеристики ІМС.
Дестабілізуючими факторами вважаються відхилення напруги живлення від нормального значення; відхилення від нормальних теператур;зміна навантаження на вихідному каскаді.
ΔЕж ΔТ ΔІн
Ці фактори впливають на:
завадостікість ( Uз+, Uз- )
споживана потужність Рс
швидкодія, що визначає максимальну частоту переключення або час середньої затримки(fп мах, τзат)
навант.здатності (Ін)
1. Відхилення напруги живлення :Еж (дозволяється змінювати її у межах ±10%)
При збільшенні Еж => зававдостійкість збільшилась
=> Рс збіл.по квадр.законі
=> fn –збільш.
=> In – збільш.
2. На завадостійкість ΔT практично не впливає. При зміні температури оппори мікросхеми, але в той же час збільшується коофіцієнт транзистора → ΔT практично не впливає на Pc
При збільшенні ΔT => fn - трохи збільшується
=> In залишається без змін
3. При збільшенні ΔIn => Uз+, Uз- зменшується
=> Рс – збільшується
=> fn зменшується за рахунок того, що наваження збільшується і в результаті перерозподіляється при перек.у вихідному каскаді став гірш.
=>In зменшуєься
5. Вплив ємності навантаження на швидкодію ІМС.
В зошиті
6. Логічні ІМС КМОН та їх основні характеристики.
Комплементарні метало-окисні напівпровідники і їх технологічна група
Степені інтеграції мікросхем.
К=LgN – степінь інтеграції, де N-кількість елементарних елементів на кристалі.
Малі: N = 10 -> K = 1
N = 100 -> K = 1
Середні: N = 103 -> K = 1
N = 104 -> K = 1
Великі: N = 105 -> K = 1
N = 106 -> K = 1
КМОН складається з 2 транзисторів протилежних за провідністю. Коли на 3 є „1” між С і В створюється канал, по якому може протікати струм, який в свою чергу закриває р-п-р транзистор. Якщо з „0” – транзистор п-р-п закривається, то р-п-р – відкривається.
Паралельні діоди згорять якщо поміняти полярність напруги живлення.
Основні характеристики КМОН
Передавальна Вхідна характеристика
Вихідна характеристика
Чим більший струм на вході – тим більший спад напруги.
Серії ІМС типу КМОН
176, 561, 564, 1561, 1564
Функціональний склад:
ЛА7, ЛА8, ЛА9
ЛА7 (176)
Підложки р-каналу транзистора підключені до найдільшого потенціала схеми, а п-каналу – до найменшого.
ЛЕ5, ЛЕ6, ЛЕ10
Для ЛА7, якщо на Х2= „1” (відкритий п-канал та закритий р-канал) то 2 послідовно закриті канали на виході забезпечують „0”.
Для ЛЕ5, коли на виходах „0”, то закриваються п і р-канали транзистора і на виході „1”.
Для логічних МС КМОН всі виходи мають бути задіяні. Якщо ні. То вихід має бути підключений до загального, або до живлення.
7. Особливості застосування ІМС КМОН.
Основні особливості схем КМОН:
Високий вхідний опір (1010Ом і більше)
Високий коефіцієнт розгалуження
Низький вихідний опір в порівнянні з вхідним
Рівні логічних 0 та 1 ТТЛ та КМОН
ІМС КМОН працюють в широкому діапазоні напруг живлення (3-15В)
Висока завадостійкість. В залежності від вхідної напруги змінюється завадостійкість.
Практично незалежність основних параметрів ІС від дестабілізуючих факторів (для температури та навантаження). Діапазон робочих температур: -60+125С. Напруга живлення впливає на завадостійкість і швидкодію (при збільшенні Еж збільшується швидкодія елемента КМОН)
8. Класифікація тригерів.
На відміну від комбінованих схем (елем.без пам’яті), трігер – це послідовнісні схеми з пам’яттю. Вих.сигнал у загальних випадках залежить не лише від сигналів, що подаються на вх., але від сигналів, що діяли на них перед тим. Тобто якщо стан вих.у комб.схем.в б.-л. час визначає стан на вході: x=f(x), то стан у послідовній системі (ЦА) визн.складн.ф-лою : Y=f(x,Q). Тобто ЦА є не лише перетв.сигн., але і пристр., що зберігає попередню та біжучу інформацію. Ця властивість забезпечується появою у цих схемах зворотнього зв’язку. Осн.посл.схем вваж.трігер-елем., що має 2 стійких стани (Q=1 або Q=0), тому такі схеми назив.ще бістабільними. В якому з цих двох станів опиняється трігер залежить від сигналу на входах тригера і його попередн.стану. Тригер має пам’ять, тому тригер - елемент пам’яті.
Тип тригерів визначає алгоритм його роботи. В залежності від алгоритму роботи він може мати 3 типи вх.:
встановлюючий
інформаційний
керуючий
Встановлюючий вх.вст.стан трігера не залежно від станів на інших входах.
Вх.керування дозволяє запис даних, які подають на інформаційні вх.
9. Тригери типу RS та RSC.
RS тригер
Цей трігер має 2 встановлені входи (асинхронні)
При под.на вх.S акт.рівень трігер вст.в «1».
При подачі на вх.скиду тріг.скид.
Якщо на два вх.подати неакт.рівень(пасивний), то трігер зберігає попередній стан – режим зберігання.
Для тригера цього типу не припуст.одночасного подання акт.рівнів на обидва вх., бо трігер не може встанов.одночасн.в «0» і «1»
& V
Таблиця переходів (табл.ф-цій збудження)
Qt Qt+1 R S 0 0 x 0 Qt- попередній стан
0 1 0 1 Qt+1 – текучий стан
1 0 1 0 х – будь-яке значення 0 або 1
1 1 0 x
Характеристично р-ня отримання з цих табл.за правилами алгебри-логіки:
Qt+1 = R*S V R*Qt = R*(S V Qt)
Залежність Qt+1 від Q t характ.власт.трігера запам’ятовувати попередній стан
Існує, ще графічний опис тригера
RSC-тригери (RS – синхроніз.)
RSC тр.можна використовувати, як лічильник – подати на вх.короткі імпульси і попередньо з’єднати Q з S і Q з R. Тривалість імпульс.має бути менш.,ніж час переключення на двох елем.
Двохтактний RSC-тригер
Часова діаграма Лічильник
Модуль лічильника – коефіцієнт перерахунку. Для звичайних десяткових лічильників дорівнює М=2n, де n – кількість тригерів. Якщо n=4 то це означає, що через 16 циклів тригери перйдуть в нульовий стан
Таблиця істинності лічильника
10. Тригери типу D.
11. Тригери типу JК.
12. Класифікації запам’ятовувальних пристроїв.
13. Репрограмовані ПЗП.
РПЗП – це такі, в яких МПС виконується лише операція читання, але дозволяється стирання інформації, що в ній зберігається і запис нової. РПЗП виконує лише на МОН транзисторах. Наявність або відсутність заряду визначається лише включенням або виключенням транзистора, оскільки існують різні порогові напруги для включення і виключення. РПЗП випускається у вигляді матриць. NМОН – транзистори, в яких мож. вентилазація затвору, та ізолюючий діелектрик – тонкий шар нітро-кремнію.
При програмуванні на високих потенціалах електрони скупчуються на NSi і створюють не пропускний шар і транзистор встановлюється відкритий стан, а якщо цих електронів нема – транзистора закритий.
Uз – напруга на затворі
Іс – струм
NSi має властивість захоплювати та тривалий час зберігати електричні заряди. Коли З подає високовольтний імпульс, що перевіряє критичний рівень В захоплює заряд в залежності від амплітуди і тривалості програмуючого імпульсу. Для стирання інформації достатньо додати імпульс протилежної полярності. В залежності від наявності заряду NMOH має більшу або меншу порогову напругу, тому для читання інформації достатньо подати сигнал амплітуда якого знаходиться між 2 пороговими рівнями. Перевага:
Програмні імпульси, що подаються на З ізольовані від кола С-В, що дозволяє програмувати РПЗП без зняття МС з плати. В даних РПЗП допускається ре програмування окремих слів
РПЗП з УФС
Основним елементами таких РПЗП є МОН-транзистори з лавинною інжекцією і ізольованим затвором. Затвор у колі з SiO2 розташовані у колі діелектрика і немає зовнішнього виводу. При відсутності заряду на транзисторі він є виключеним. При подачі на С – 30В р-п-р перехід зміщується у режим лавинного пробою і електронного пробою з великою плаваючою енергією.
Величина заряду залежить від амплітуди і часу програмного імпульса. Після зняття зовнішього кола поволить себе так, ніби на його коло подається зовнішня напруга – включений стан. Оскільки З немає зовнішнього виводу, то зняти заряд електричного імпульсу неможливо, а лише за допомогою УФС або рентгенівських променів. При цьому викликається фотострум від З до підложки і МС повертається у незалежний стан, при якому всі транзистори виключені.
К155РУ5 (256слів Х 1розряд)
14. Статичні та динамічні оперативні запам’ятовувальні пристрої.
Запам’ятовуючі пристрої довільної вибірки
По принципу дії вони поділяються на 2 класи:
Статичні, що можуть виконуватися на будь-якій технології
Динамічні, виконуються лише по МОН-технології
По принципу побудови пам’ять поділяється на:
із словарною організацією
із матричною організацією
Пам’ять із словарною організацією:
М=2n*m
Де m – розрядність даних
N – кількість млів, що формується на вихідному дешифраторі
РА – регістр адрес
D – дешифратор
ЗЕ – запам’ятовуючий елемент
ПЧТ – підсилювач читання
ВхРД – вхідний регістр даних
Вихід – вихідний регістр даних
Після дешифрації збуджується один з виходів цього дешифратора, який потрапляє на вхід ЗЕ цілого рядка. При читанні спрацьовує ПЧТ та інформація, що зберігається в цьому рядку фіксується у вих РД. В операції запису на вибраній словарній лінії ЗЕ по бітовим лініям подають сигнали від формувачів, зв’язаних з вхідним регістром даних. Слова з Вхід записуються у ЗЕ вибраного рядка. Як правило в ІМС вхідні і вихідні РД об’єднуються і через 2-напрямлені буферні елементи під’єднуються до ШД системи.
Пам’ять з матричною організацією
Якщо довжина слова більша 1 біту, то на кристалі розташовують кілька матриць із загальними колами від дешифратора адрес.
Елементи мікросхем оперативної пам’яті
Елемент на біполярних транзисторах
Ічит – струм читання
Аі – адрес і-го елемента
Uа – напруга, що подається на адресну шину.
На розрядну шину Рі подають опорну напругу, яка є загальною для всіх ЗЕ. Співвідношення між Uоп і Uр при наявності Ua визначає режим роботи запам’ятовуючого елементу: режим зберігання, запису та читання.
Режим зберігання Ua < (Uоп = Uр)
Схема знаходиться з однаковою стійкістю станів: VT2 відкритий і струм протікає по емітеру 1 відритого транзистора, а по емітеру 2 обох транзисторів струм не протікає.
Режим читання VT2 відкритий і струм протікає в його емітер. Щоб транслювалась інформація в розрядну шину Рі необхідно перемкнути струм емітеру, тобто закрити схему по емітеру VT1 і відкрити VT2, залишивши поперелній стна транзистора.
Напругу на адресній шині треба зробити рівною: Ua > (Uоп = Uр), тоді струм через емітер 2 перейде в Рі. Наявність струму в шині відповідає читанню „1”, а відсутність „0”. Умови режиму запису залежать від стану. В якій по Рі необхідно подати Uр>Uоп, зберігаючи Uа>Uр. При цьому тригер переходить в швидкий стан (VT2 закрито, а VT1 відкритий). Для запису в ЗЕ „1” на виході Рі необхідно подати Uр<Uоп і забезпечити Uа>Uоп. Усі елементи мають високу швидкодію (tсер = 10..70нс), та досить мале споживання потужності.
Динамічні ЗЕ
ЗЕ на МОН-транзисторах
ЗЕ на КМОН транзисторах
БЛ – бітові лінії, СЛ – словарні лінії
Якщо на VT „1” – запис інформації в СЛ, якщо ні VT „0” – читання інформації з СЛ. Головний недолік динамічного ЗЕ – конденсатор має особливість, його розряд з часом зменшується, і тому потрібно виконувати його регенерацію. Переваги – динамічні ЗЕ – прості і дозволяють будувати на їх основі ВІС
Елементи ПЗП
на діоді на МОН-транзисторі
К155РЕ5
15. Основні параметри запам’ятовувальних пристроїв.
Статичні:
Ємність – визначає максимальну кількість біт інформації, що може зберігатися
Ширина вибірки (розрядність) – кількість інформації, що записується/читається за одне звернення.
час звертання – визначається з моменту подання в пристрій сигналів запису/читання до моменту, коли закінчуються всі дії, які пов’язані з виконанням операцій і пристрій буде готовий виконувати наступну операцію. Час звертання - тривалість циклу звертання до ЗП.
Швидкість обміну інформацією між ЗП та іншими пристроями визначається числом біт, яке передається за одиницю часу.
Діапазон допустимих температур: Існує 3 діапазони:
Та 0..75С – для оперативної пам’яті
Тв -60..725С – для зберігання інформації
Тс -65..160С – з відключення напруги живлення
Споживання енергії:
режим пасивного зберігання інформації (резервний режим)
активний режим, коли операції запису/читання відбуваються з номінальною швидкістю
Кристали динамічної пам’яті в резервному редимі споживають в 10 разів менше енергії ніж в активному.
Масогабаритні та механічні характеристики
Динамічні
tc0 – час інтервальної затримки сигналів даних, які читаються від моменту подання сигналу CS
tA0 – затримка сигналу читання даних від моменту встановлення адреси
tRC – затримка вихідного сигналу після зняття CS.
16. Дешифратори і демультиплексори.
DMX(Демультиплексор) – пристрій, призначений для передачі інформації з інформаційного входів на вихід, що визначається адресою. Є аналогом електромеханічного перемикача.
Якщо виходів m, то адресних входів n=log2m або m=n2
EMBED Equation.3
EMBED Visio.Drawing.11
DC(Дешифратор) – призначений для перетворення двійкового коду адреси в унітарний код 1 з m, щоб перетворити DMX в DC, достатньо на Е подати лог 1.
К155ИД1 – 4х10, 530ИД14 - 2х4(інв)
Збільшення к-ті виходів DMX i DC
1.Демультиплексне дерево 2. Використання вхідної логіки
EMBED Visio.Drawing.11
EMBED Visio.Drawing.11
EMBED Visio.Drawing.11
3. Матричний Демультиплексор
EMBED Visio.Drawing.11
17. Шифратори. Розширення кількості входів шифратора.
EMBED Visio.Drawing.11
CD(Шифратори) – призначені для перетворення сигналу, що поступає на один з входів(m) в код адреси отримуваного коду(n). m=n2
155ИВ1 – 8 вх
555ИВ3 – 10 вх
EMBED Equation.3
GS=EI(x0x1…x7)
EMBED Visio.Drawing.11
18. Компаратори. Послідовне та паралельне з’єднання багаторозрядних компараторів.
EMBED Visio.Drawing.11
EMBED Visio.Drawing.11
К555СП1
Збільшення входів компаратора шляхом послідовного з’єднання
EMBED Visio.Drawing.11
Схема проста тим, що при нарощуванні немає всяких допоміжних елементів
EMBED Equation.3
, де tпор – час порівняння, tзк – час затримки компаратора
Порівняння послідовних входів
EMBED Visio.Drawing.11
19. Конроль парності.
Схеми контролю парності
EMBED Visio.Drawing.11
531ИП2(ИП5) – М2(9розр)
EMBED Visio.Drawing.11
Послідовне з’єднання
Паралельне з’єднання
EMBED Visio.Drawing.11
Для послідовного коду
EMBED Visio.Drawing.11
20. Двонаправленні шинні формувачі.
Максимальна здатність навантаження магістралей невелика, що не дозволяє безпосередньо використовувати його в системах з великою місткістю пам'яті і широким набором периферійних пристроїв. Для збільшення здатності навантаження МД мікро-ЕОМ необхідно також застосовувати буфер магістралі. Як буфер для двонаправленого обміну даних може бути використаний двонаправлений шинний формувач і82С86 (КР580ВА86). Керування напрямком обміну виконується сигналом на вхід Т (АB T=1, AB, T=0).
21. Суматори з паралельним, послідовним та груповим переносом.
EMBED Visio.Drawing.11
EMBED Visio.Drawing.11
Т2=2tс+tп
Т1= ntс
EMBED Visio.Drawing.11
EMBED Equation.3
Т3= Т2n/m
Суматор з груповим паралельно-паралельним переносом
EMBED Visio.Drawing.11
EMBED Equation.3
Т4= 2Т2+ tп
22. АЛП типу 155ИПЗ.
На входи A0..A3 подається 4-розрядне слово A (операнд A), на входи B0..B3 – слово-операнд B. АЛП має 4 входи вибору C0..C3, за допомогою яких можна вибрати 24 = 16 функцій пристрою. За допомогою входу M (Mode) АЛП переключається в режим виконання логічних (M=1) або арифметичних (M=0) функцій двох змінних. Таким чином загальна кількість функцій, які виконуються АЛП складає 32. На вхід EMBED Equation.3 приймається вхідний сигнал переносу (активний рівень – лог.0). Мікросхема ИП3 має три додаткових виходи: A=B – вихід компаратора, який відображає рівність операндів (має вихідний каскад з відкритим колектором), GRG – вихід генерації переносу і GRP – вихід розповсюдження переносу, які використовуються при побудові багаторозрядних АЛП з прискореним переносом.
АЛП ИП3 може працювати з прямою логікою (лог.1 – високій рівень) та з інверсною логікою (лог.1 – низький рівень). В залежності від цього змінюються знаки інверсії на входах і виходах (P0, EMBED Equation.3 .. EMBED Equation.3 , EMBED Equation.3 .. EMBED Equation.3 , EMBED Equation.3 .. EMBED Equation.3 , P4, EMBED Equation.3 , EMBED Equation.3 при інверсній логіці), а також отримуються різні таблиці відповідності логічних та арифметичних функцій кодам вибору функції (входи C0..C3).
23. Регістри зсуву.
Мікросхема ИР1 – це універсальний 4-розрядний регістр зсуву, який дозволяє здійснювати послідовний і паралельний запис інформації в тригери регістра, послідовне і паралельне зчитування інформації та зсув інформації. Він має послідовний вхід даних SI, чотири паралельних входи D0..D3, а також чотири виходи Q0..Q3 від кожного з тригерів. Регістр має також два тактових входи C1 і C2. Інформація на виходи від будь-якого з п’яти входів даних надійде синхронно з від’ємним перепадом, поданим на вибраний тактовий вхід. Вхід дозволу паралельного завантаження EL використовується для вибору режиму роботи регістра. Якщо на вхід EL подається лог.1, дозволяється робота по тактовому входу C2. В момент приходу на цей вхід від’ємного перепаду тактового імпульса в регістр завантажуються дані від паралельних входів D0..D3.
Якщо на вхід EL подано лог.0, дозволяється робота по тактовому входу C1. Від’ємні фронти послідовності тактових імпульсів зсувають дані від послідовного входу SI на вихід Q0, потім на Q1, Q2 і Q3, тобто вправо. Зсув даних по регістру вліво можна здійснити, якщо з’єднати вихід Q3 і вхід D2, Q2 і D1, Q1 і D0. При цьому регістр потрібно перевести в паралельний режим, подавши на вхід EL лог.1. Напругу на вході EL можна змінювати, тільки якщо на обох тактових входах лог.0. Однак, якщо на вході C1 лог.1, зміна сигнала на вході EL від 0 до 1 не змінює станів виходів.
EMBED Visio.Drawing.11
Зсув вправо (1000010000100001)
Зсув вліво (0001001001001000)
EMBED Visio.Drawing.11
24. Розподільники імпульсів і подільники частоти.
Вони призначені для просторового розподілення тактових імпульсів (багатофазний генератор імпульсів)
Застосування:
керування системи обігаючого контролю.
EMBED Visio.Drawing.11
Попередня схема являє собою і подільник частоти. Якщо частота = 4Гц, то на виході частота буде 1Гц. Такий подільник частоти є найбільш швидкий (ИР11(унів.4 розр), ИР13(унів. 8 розр))
25. Асинхронні лічильники
Лічильником називають послідовнісний цифровий пристрій, призначений для підрахунку та запам’ятовування числа імпульсів, поданих на його лічильний вхід.
В асинхронних лічильниках відсутня загальна для всіх розрядів синхронізація і перехід в нові стани відбувається послідовно розряд за розрядом, починаючи з вхідного, на який надходять лічильні імпульси. Таким чином асинхронний (послідовний) лічильник можна виконати у вигляді послідовності тригерів, включених в лічильному режимі, для кожного з яких лічильний імпульс формується тригером сусіднього молодшого розряду. Основна перевага асинхронних лічильників - це мінімальні витрати мікросхем і мінімум електричних зв’язків, що спрощує трасування ліній зв’язку та підвищує завадостійкість, основні недоліки – це низька швидкодія та наявність хибних станів на виході за рахунок неодночасного переключення тригерів лічильника.
Мікросхема ИЕ4 – це 4-розрядний двійковий асинхронний лічильник-подільник на 2, на 6 і на 12, який працює в коді 6421. Його принципова схема наведена на рис.11.5. Лічильник ИЕ4 складається з двох незалежних подільників, як і мікросхема ИЕ2. Якщо тактова послідовність з частотою f подана на вхід C0 (вивід 14), на виході Q0 (вивід 12) отримаємо меандр з частотою f/2. Послідовність з частотою f на тактовому вході C1 (вивід 1) запускає подільник на 6, і меандр з частотою f/6 з’являється на виході Q3 (вивід 8). При цьому на виходах Q1 і Q2 (виводи 11 і 9) присутні сигнали з частотою f/3. Обидва тактових входи спрацьовують по від’ємному перепаду тактових імпульсів. Входи R0 (виводи 6 і 7) використовуються для скидання лічильника в 0.
Для того, щоби побудувати лічильник з коефіцієнтом перерахунку 12, необхідно об’єднати подільники на 2 і на 6, з’єднавши вихід Q0 з входом C1 (виводи 12 і 1 відповідно). На вхід C0 подається вхідна частота f, а на виході отримується послідовність симетричних прямокутних імпульсів з частотою f/12.
Режими роботи лічильника типу К155ИЕ4. Режим двійкового подільника на 12.
Принципова схема лічильника типу К155ИЕ4.
26. Синхронні лічильники.
Лічильником називають послідовнісний цифровий пристрій, призначений для підрахунку та запам’ятовування числа імпульсів, поданих на його лічильний вхід.
EMBED Visio.Drawing.11
До синхронних (паралельних) лічильників відносяться лічильники, в яких переключення розрядів відбувається одночасно, незалежно від віддаленості розряду від лічильного входу. Це досягається подаванням на всі тригери синхронізуючих імпульсів, які додатнім або від’ємним перепадом викликають переключення тригерів у відповідності із логікою роботи лічильника. Завдяки такій синхронізації досягається мінімальний час встановлення лічильника, який не перевищує час встановлення одного тригера, чим забезпечується максимальна частота зміни станів лічильника. Хибних станів тут немає.
Мікросхема ИЕ9 – це 4-розрядний десятковий синхронний лічильник з можливістю паралельного завантаження інформації по додатньому фронту тактового імпульса. Подавання лог.0 на вхід EMBED Equation.3 , незалежно від станів інших входів приводить до скидання тригерів мікросхеми в 0. Для забезпечення режиму рахування на вхід EMBED Equation.3 необхідно подати лог.1, крім того лог.1 повинна бути присутня на вході дозволу паралельного завантаження EMBED Equation.3 , дозволу рахування EC та дозволу видачі сигналу переносу EP. Зміна станів тригерів лічильника при рахуванні відбувається по додатньому фронту тактових імпульсів, що подаються на вхід C.
При подаванні лог.0 на вхід EMBED Equation.3 мікросхема переходить в режим паралельного завантаження інформації з входів D0..D3. Запис відбувається по додатньому фронту тактових імпульсів, що подаються на вхід C. При паралельному завантаженні на вході EMBED Equation.3 повинна бути присутня лог.1, сигнали на входах EC і EP довільні.
На виході переносу P лог.1 з’являється тоді, коли лічильник знаходиться в стані 9, і на вході EP присутня лог.1, в інших випадках на виході P лог.0. Подавання лог.0 на вхід EP забороняє видачу лог.1 на виході P і рахування імпульсів. Подавання лог.0 на вхід EC забороняє рахування, але не забороняє видачу сигналу переносу.
Режими роботи лічильника ИЕ9.
27. Двійково-десятковий синхронний лічильник.
EMBED Visio.Drawing.11
28. ПМЛ. Схема макрокомірки.
1556ХП2
EMBED Visio.Drawing.11
EMBED Visio.Drawing.11
EMBED Equation.3
D=Q+=
EMBED Visio.Drawing.11
EMBED Visio.Drawing.11
EMBED Visio.Drawing.11
ПЛМ (Програмована логічна матриця)
EMBED Visio.Drawing.11
ПМЛ (Програмована матрична логіка)
Модель та зпрощенна структура ПЛМ та ПМЛ.
ПЛМ і ПМЛ мають матриці І та АБО. Основна відмінність між ними, що в ПМЛ матриця АБО фіксована, а в ПЛМ програмуються дві матриці, що забезпечує їй більшу гнучкість порівнянно з ПМЛ.
Перепрограмуванню ця мікросхема не підлягає
ROM – read only memory
PROM – programmable read only memory
EPROM – erasable programmable read only memory (ультрафіолетом)
EEPROM – electrically erasable programmable read only memory
Реконфігурована матрична логіка (FPGA – Field Programmable Gate Arrays)
Програмована матрична логіка
EPLD – Erasable Programmable Logic Device
CPLD – Complex Programmable Logic Device
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора