Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Теоретичні відомості
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Не вказано
Інформація про роботу
Рік:
2024
Тип роботи:
Теорія
Предмет:
Схемотехніка комп’ютерів
Частина тексту файла (без зображень, графіків і формул):
1
2
3
Внаслiдок запiзнень, що вносяться елементами логiчної схеми, при певних ситуацiях на її виходi виникають завади. І їх величина i вплив на правильнiсть функцiонування залежить як вiд якостi логiчних елементiв, так i вiд загальної органiзації вузла чи пристрою, куди входить логiчна схема. І при певних умовах цi завади, якi дiстали назву гоночних, можуть порушувати правильнiсть функцiонування, що, розумiється, недопустимо.
Як вiдомо, гоночнi завади виникають в схемах, якi при певних ситуацiях зводяться до реалізації слiдуючих функцiй [6]:
На рис. 1.5 представлені схема i часова дiаграма, якi розкривають механiзм виникнення гоночної завади при реалізації функції. (1.25.)
EMBED Equation.DSMT4 . (1.25)
Якщо B = C = 1 i A змiнюється вiд "1" до "0", то внаслiдок запiзнення, що вносить iнвертор переднiй фронт функції F2 i спад F2 змiщенi в часi на . Внаслiдок цього на протязi вiдрiзку часу F1 = F2 = 0, а, отже, i F=0, що i є завадою. Уникнути цiєї завади можна, якщо на основi теореми гонок ввести додатковi члени, в даному випадку (BC):
AB + A`C = A B + A`C + ( BC). (1.26)
В справедливостi (1.6) легко переконатись. Дiйсно,
AB+A`C+BC=AB+AC`+(A+A`)BC==AB+A`C+A`BC+ABC=
AB(1+C)++A`C(1+B)=AB+A`C. (1.27)
Замiтимо, що додатковий член до того часу є додатковим, доки iснують члени, що його породили.
Елемент, що реалiзує додатковий член пiд’єднаний пунктиром. При його наявностi i при B=C=1 i при змiнi А вiд "1" до "0" F=1 i, таким чином ефект гонок вiдсутнiй.
Аналогiчна картина спостерiгається при реалiзації функції
F=((AB)`(A`C)`)` (1.28)
(рис.1.6), що приводиться при B=C=1 до виду (1.23).
Зауважимо, що на приведених часових дiаграмах затримки в усiх елементах прийнятi рiвними , а зображення часових дiаграм дещо спрощене.
Завада, що виникає на виходi схеми (рис.1.7), на перший погляд не може бути вiднесена до таких, що виникає при реалiзації функції виду (1.23). В даному випадку реалiзується функцiя F=(AB`)`,яка тiльки при B=A приймає вигляд (1.23).Але ж до цiєї функції безпосередньо непримiнима теорема гонок i тому її не можна доповнити таким чином, щоб виключити умови появи гоночної завади
Найпростiший спосiб уникнути умов, при яких може появитись завада, це поставити на шляху сигнала будь-який неiнвертуючий логiчний елемент такого ж типу.Вiн затримає сигнал А на час i усуне умови появи гоночної завади.Проте така мiра може виявитись зайвою, так як логiчнi елементи в тiй чи iншiй мiрi фiльтрують сигнали i, отже, завада може бути настiльки незначною, що не виникне потреби ставити додатковий елемент. Очевидно, остаточну вiдповiдь на це питання може дати тiльки дослiдження макету з використанням вибраної системи елементiв.
Аналогiчнi завади можуть виникати тодi, коли запiзнення, що вносяться логiчними елементами, має значне розсiювання. Показано, що в логiчних схемах, побудованих з компенсацiєю гоночних завад на елементах з максимальним розсiюванням часу затримки в 33 1/3 %, ефект гонок відсутнiй [4]. Це дає можливiсть при наявностi вiдповiдних технiчних характеристик будувати логiчнi схеми, вiльнi вiд гоночних завад.
Все вищевикладене вiдноситься до будь -- якої змiнної логiчної функції, по якiй може мати мiсце ефект гонок. По кожнiй з них може бути знайдений додатковий член. Вiдмiтимо одну важливу властивiсть додаткового члена Lx по деякiй змiннiй X логiчної функції F.
При Lx=1 F=1 незалежно вiд значення i змiни змiнної X. Враховуючи це, можна запропонувати слiдуючий алгоритм пошуку додаткових членiв для логiчних функцiй багатьох змiнних. Скориставшись теоремою розложення [1,18], можна записати, що
Fxk (X1,X2,..,Xn)=Xk F(Xk=1)+X`k F(Xk=0), (1.29)
де Fxk -- розложення логiчної функції F по змiннiй Xk, k=1,...,n.
Звiдси знаходимо додатковий член по k-iй змiннiй:
Lk=F(Xk=1)•F(Xk=0). (1.30)
Логiчна функцiя Fd разом з додатковими членами дорiвнює
Розглянемо, наприклад, функцiю трьох змiнних, яка вже приводилась на самому початку,
F(A,B,C) = AB + A`C (1.32)
Розложимо функцію (1.32) по всiх трьох змiнних (1.33)
FA = AF (1,B,C)+ A`F (0,B,C) = A B + A` C, (1.34)
FB = BF (A,1,C) + B`F(A,0,C) = B(A+ A` C ) + B` ( A` C), (1.35)
FC = CF (A,B,1)+ C` (A,B,0) = C ( A B + A` ) + C` ( AB ). (1.36)
Знайдемо додатковi члени:
LA= BC, (1.37)
LB= (A + A` C) A`C = A` C (1.38)
LC= ( A B+ A` ) AB = AB (1.39)
Тепер можна записати значення функції разом з додатковими членами:
Fd = AB+ A` C + (BC)A + (A`C)B + (AB)C. (1.40)
Оскiльки два останнi додатковi члени спiвпадають з основними членами функції, то в їх iснуваннi не існує потреби, а тому остаточно можна записати так :
Fd = AB+A`C+ (BC)A. (1.41)
Ще однiєю важливою властивiстю додаткових членiв є те, що Fd=F, тобто введення додаткового члена не змiнює логiчної функції.
Нижче приведено ще кiлька функцiй i їх мiнiмiзованi вирази разом з додатковими членами:
F1=(0,1,4,5,6,7,8,9,10,12,14)=A` B +AD`+ B` C` + (BD`) A +
+(A` C`) B, (1.42)
F2=(0,1,2,3,4,5,6,7,9,11,13,23,27,30,31)= ABCD + A` B` + A`D`E
+ A` C`E + B`CDE + B C` D` E + BCDE + (ACDE) B + (ABDE) C,
(1.43)
F3*=(0,1,5,7,8,10,14,15,) = AB` D` + A`BD + A` B` C` + ABC+
(B` C` D`) A + +(BCD`) A + (ACD) B + (A` C` D`) B, (1.44)
F3**=B` C` D` + BCD + A` C`D + ACD` + (AB` D`) C + +(A`BD) C
+ (A` B` `C) D + (ABC) D, (1.45)
Функцiя F3 має два рiвноцiнних вирази, якi вiдрiзняються змiнними, по яких може мати мiсце ефект гонок, так, для F3* - це змiннi А i В, а для F3** - C i D. Очевидно, що при реалiзації цих функцiй з додатковими членами рiзницi мiж ними немає. Але ж, якщо, наприклад, вiдомо, що по A i B не може виникати ситуації, при якiй виникає гоночна завада, то перевагу потрiбно вiддати функції F3* без додаткових членiв. Тобто тут є можливiсть деякої оптимiзації.
Аналiзуючи отриманi результати, бачимо, що частка складностi, яка вноситься додатковими членами, є iстотною. В наведених прикладах вона коливається вiд 25% до 50%. Тому актуальним є запитання - коли виникає необхiднiсть у введенi додаткових членiв?
Коротка вiдповiдь на це питання така:
- По - перше, коли по вiдповiднiй змiннiй є ймовiрною ситуацiя, при якiй виникає гоночна завада, тобто функцiя приймає вигляд (1.5).
Це можна дослiдити при наявностi повної iнформації про функцiонування логiчної схеми.
- По - друге, якщо гоночнi завади матимуть мiсце, то потрiбно вияснити, чи вони сприймаються схемами, що ввiмкненi на виходi проектованої схеми.
Для кращого осмислення другої проблеми розглянемо схему i часову дiаграму, представленi на рис.1.15. На виходi логiчної схеми, яка генерує гоночнi завади, включено два D-тригери, двохтактний i однотактний.
Гоночна завада виникає на початку дії синхросигнала i має бути iстотно коротшою в часi вiд нього, тому перша ступiнь двохтактного тригера не запам’ятає її i вона не передається на другу, вихiдну, ступiнь. Однотаткний тригер повторить вихiдний сигнал
логiчної схеми i передасть його далi. Отже, коли логiчна схема працює тiльки на двохтактний синхронiзований тригер, то гоночнi завади не впливають на правильнiсть функцiонування схеми i тому можуть залишатись нескомпенсованими. Коли ж на виходi проектованої схеми знаходиться однотактний тригер або несинхронiзована схема, то без прийняття спецiальних заходiв по усуненню завади методом її компенсації в проектованiй схемi чи вiдхилення на входi навантаження не обiйтись.
4.
Рис.1.9 Мультиплексори : а - мультиплексор N 1, ,б - мультиплексор 4 1, в - структурна схема мультиплексора 4 1.
5.
6.
7.
8.
9.
10.
11
12
13
14
15Логічні елементи на польових транзисторах
Польові транзистори управляються напругами, як електронні лампи.Під впливом вхідних напруг їх міжелектродний опір може змінюватись в широких границях від десятків кіло ом до сотень тисяч мегом.Саме високий міжелектродний опір став причиною того, що на протязі значного відрізку часу швидкодія ЛЕ на польових транзисторах була на порядок меншою від швидкодії ЛЕ на біполярних транзисторах.Але уже в цифрових мікросхемах на польових транзисторах на основі арсеніду галія досягнута висока швидкодія.Час переключення таких елементів становить долі нс, споживана потужність коло одного ВТ, тобто у даному випадку усунено основний недолік польових транзисторів відносно низька швидкодія.Мікросхеми на польових транзисторах мають високий степінь інтеграції і малу споживану потужність[5].
Польовий транзистор n-типу по знаках під’єднуваних зовнішніх напруг відповідає біполярному транзисторові n-p-n типу, а польовий транзистор p-типу p-n-p типу.
При додатній напрузі на затворі транзистора n-типу по відношенні до витоку транзистор відкритий і в замкненому колі схеми каскаду транзистора по напрямку від стоку до витоку через транзистор протікає відповідний струм(рис.1а).
При від’ємній напрузі на затворі транзистора р-типу по відношенні до витоку транзистор відкритий і в замкненому колі схеми каскаду транзистора по напрямку від витоку до стоку через транзистор протікає відповідний струм(рис.1б)
На рис.2 представлені інвертори на польових транзисторах.На схемах а) і б) верхні транзистори є резисторами, величина яких визначається постійним зміщенням на затворі.На схемах в) і г) обидва транзистори працюють в активному режимі, що дозволяє збільшити перепад напруги між верхнім та нижнім рівнями; крім того, на цих схемах показані підложки транзисторів, які
під’єднані до електродів, що відіграють роль витоків.Способи представлення напруг та функціонування схем ясно з приведених рисунків.
На рис.3 приведені схеми, що реалізують заперечення диз’юнкції (а) і заперечення кон’юнкції (б).Обидві схеми виконані на транзисторах р-типу з відповідним представленням сигналів, що також відображено на схемах.
Група логічних елементів ЛЕ1-ЛЕ4 з вентильними і блокуючими транзисторами показана на рис.4 – 7, тут таки приведені відповідні способи представлення інформації і таблиці істинності, що описують роботу представлених схем, а також аналітичні вирази логічних функцій, що реалізуються з їх допомогою
При низькому рівні сигналу на вході А блокуючий транзистор БТ ЛЕ1 відкритий, тому незалежно від рівня сигналу на вході B, на виході F високий рівень напруги, який встановлюється джерелом +Е через БТ.При високому рівні напруги на вході А блокуючий транзистор БТ закритий незалежно від рівня сигналу на вході В, при цьому на виході F повторюється вхідний сигнал на вході В.
ЛЕ2 не під‘єднаний до джерела живлення.Ясно, що при А=0 і В=0 на виході ЛЕ буде мати місце нульовий рівень напруги, при відсутності, звичайно, в точці F деякого стороннього джерела живлення.При А=0 і В=1 вентильний транзистор ВТ закритий, блокуючий транзистор БТ відкритий і через нього на виході F встановлюється нульова напруга.При А=1 і В=0 вентильний транзистор ВТ відкритий і через нього вхідний сигнал “1” передається на вихід, блокуючий транзистор БТ при цьому закритий.При А=1 і В=1 вентильний транзистор ВТ закритий, БТ відкритий і через нього на виході F установлюється “0”.
ЛЕ3 працює аналогічно ЛЕ1, тільки джерело живлення має іншу полярність, що, як це видно з рис.6, відобразилось на способі представлення інформації.Аналогічно ЛЕ2 працює ЛЕ4, тут також відрізняються способи представлення інформації.
Представлення сигналів для цих мікросхем ділиться на зовнішнє і внутрішнє(рис.8).Зовнішні сигнали “1” і “0” представляються відповідно високим і низьким рівнями напруги, внутрішні сигнали у вигляді парафазного коду.Як видно з рис.8, коли деяка змінна Z дорівнює “1”, то її пряме значення представляється напругою +0,5 В, а обернене -0,5 В.При Z=”0” пряме значення дорівнює –0,5 В, а обернене +0,5 В.Для перетворення сигналів з однієї в іншу форму існують спеціальні перетворювачі.
На входах і виходах базового логічного елемента на основі арсенід-галієвих польових транзисторів з бар’єром Шоткі має місце внутрішня форма представлення сигналів(рис.9).Його функціонування і визначення відтворюваної ним логічної функції доцільно простежити з допомогою таблиці істинності (табл.1).Особливість цієї таблиці у тому, що, враховуючи парофазну форму представлення інформації, одиниця приставляється парою В і Н (відповідно високий і низький рівень напруги), а нуль парою Н і В.
Таблиця істинності для базового ЛЕ на основі арсенід-галієвих польових транзисторів з бар’єром Шоткі.
Перших чотири колонки таблиці істинності відображають чотири можливих комбінації двох двійкових змінних X1 i X2.У першому,наприклад, випадку відкриті транзистори VT1 i VT3, а VT2 i VT4 закриті, на базі VT5 високий рівень, а на базі VT6 низький; на виході схеми Y=0.Аналогічно аналізуються решту ситуацій і результати представляються у вигляді таблиці істинності (табл.1), на основі якої записується реалізована схемою логічна функція,
Діоди Шоткі VD1-VD8 і транзистори VT7-VT8 служать для стабілізації і для узгодження з вихідними формувачами напруги.
Основі характеристики.
Вихідна напруга при Rн= 50 Ом низького рівня –0,2…0,1 В, високого рівня 0,9…1,5 В; вхідний струм низького рівня не менший –0,5 мА, високого рівня не більший 1 мА; завадозахищеність не менше 0,1 В;
Максимальна частота функціонування не менше 1 ГГц, довжина фронту вихідного сигналу 0,16…0,3 нс;
Температурний діапазон роботи –10…+70 С або –10…+125 С.
16
17
18
19
20
21
22
23
24
25
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора