МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ «ЛЬВІВСЬКА ПОЛІТЕХНІКА» ІКТА кафедра БІТ З В І Т до лабораторної роботи №2 з курсу: «Комп’ютерні методи аналізу та проектування електронних засобів» на тему: АРХІТЕКТУРА ПРОЕКТУ НА МОВІ VHDL В ПОВЕДІНКОВІЙ ФОРМІ. СИНТЕЗ КОМБІНАЦІЙНИХ СХЕМ З ОДНИМ ВИХОДОМ. Варіант № 4 Мета роботи: - Ознайомитись з представленням проекту на мові VHDL. Реалізація комбінаційної логічної схеми з одним виходом в поведінковій формі проекту на мові VHDL. ЗАВДАННЯ 1. Ознайомитись з базовою структурою VHDL-файлу. 2. Ознайомитись з синтаксисом оголошення інтерфейсу і архітектури проекту ЦП в мові VHDL. 3. Синтезувати комбінаційну схему з одним виходом. Дані для роботи беруться з таблиці 3 згідно варіанту який видає викладач. X1 X2 X3 X4 Y  0 0 0 0 0  0 0 0 1 1  0 0 1 0 *  0 0 1 1 1  0 1 0 0 0  0 1 0 1 1  0 1 1 0 1  0 1 1 1 1  1 0 0 0 0  1 0 0 1 0  1 0 1 0 0  1 0 1 1 1  1 1 0 0 0  1 1 0 1 1  1 1 1 0 1  1 1 1 1 *   ТЕОРЕТИЧНІ ВІДОМОСТІ Оголошення інтерфейсу Згідно синтаксису мови VHDL оголошення інтерфейсу компоненту що проектується починається з ключового слова entity і визначає ім’я компоненту, а також містить оголошення вхідних і вихідних портів. Синтаксис оголошення інтерфейсу має наступний вигляд: entity ім’я_компоненту is [generic(загальні_оголошення);] port (сигнал1: режим тип; сигнал2: режим тип; ... сигналN: режим тип); end [entity] [ім’я_компоненту]; Архітектура проекту в поведінковій формі Архітектура проекту визначає логіку роботи схеми цифрового пристрою, тобто встановлює алгоритм роботи цифрового пристрою і форму її реалізації (поведінкову або структурну). Первинна і найвища форма абстракції – поведінкова (behavioral) форма, яка дозволяє описувати систему в термінах того, що вона робить (або як себе веде), а не в термінах її елементів чи компонентів і з’єднань між ними. Поведінкова форма може бути булевим виразом чи більш абстрактним описом, наприклад описом міжрегістрових пересилок або описом в алгоритмічній формі. Синтаксис оголошення архітектури проекту має наступний вигляд: architecture ім’я_проекту of ім’я_компоненту is Оголошення: компонентів, сигналів, констант, функцій, процедур, типів, … begin Виконання операторів паралельної обробки … end [architecture] ім’я_архітектури;   X1 X1           1 1 1  X4  X3 1 1 * 1 X4  X3 * 1 1      X2 X2       X1 X1    1 1 1 1       1 X4  X3   *  X4  X3 *   1     X2 X2     _ Y Y

І/АБО
І-НЕ/І-НЕ
АБО/І-НЕ
АБО-НЕ / АБО
І / АБО-НЕ
І-НЕ / І
АБО / І
АБО-НЕ / АБО-НЕ
для побудови схеми обираємо АБО/І ПРОГРАМА library IEEE, std; use IEEE.std_logic_1164.all,std.all; entity my is port(x1,x2,x3,x4:in std_logic; y:out std_logic:='0'); end entity; architecture one of my is begin p:process(x1,x2,x3,x4) begin y <=(x3 or x4) and (not x1 or x2 or x3) and (not x1 or x2 or x4); end process; end architecture one; ЧАСОВІ ДІАГРАМИ / ВИСНОВКИ В даній лабораторній роботі, на прикладі VHDL-програми я ознайомився з представленням проекту на мові VHDL. Реалізував комбінаційну логічну схему з одним виходом в поведінковій формі проекту на мові VHDL.