Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Вивчення основних принципів роботи в середовищі системного редактора САПР ПЛІС ALDEC RIVIERA 2004
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Не вказано
Інформація про роботу
Рік:
2010
Тип роботи:
Інші
Предмет:
Комп’ютерні методи аналізу та проектування електронних засобів
Група:
ЗІД-12
Частина тексту файла (без зображень, графіків і формул):
МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ
НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ «ЛЬВІВСЬКА ПОЛІТЕХНІКА»
ІКТА
кафедра ЗІ
З В І Т
до лабораторної роботи №1
з курсу: «Комп’ютерні методи аналізу та проектування електронних засобів»
на тему: «Вивчення основних принципів роботи в середовищі системного редактора САПР ПЛІС ALDEC RIVIERA 2004»
Мета роботи: набуття основних навиків написання програм опису електронних вузлів і блоків на мові VHDL та їх функціонального моделювання засобами САПР Aldec Riviera 2004.
Завдання:
Ознайомитись з основними відомостями проектування і моделювання вузлів та блоків в середовищі САПР Aldec Riviera 2004 на мові VHDL.
Намалювати схему і скласти таблицю істинності для логічного елементу AND з двома входами. Набрати в програмному редакторі програму, написану на мові VHDL, яка моделює роботу логічного елементу AND і відкомпілювати її.
Короткі теоретичні відомості
x1 -cхема логічного елементу AND (y=x1*x2)
y
x2
x1
x2
y
0
0
0
0
1
0
1
0
0
1
1
1
-таблиця істинностей логічного елемента AND
Програма:
library IEEE, std; {описание: используемая стандартная библиотека STD}
use IEEE.std_logic_1164.all,std.all;
{описание: используются все типы из пакета STANDARD библиотеки STD}
entity my is {название объекта - MY}
port(x1,x2:in std_logic;y:out std_logic:='0'); {об’ява портів }
end entity my; {конец объявления объекта}
architecture one of my is {начало архитектуры one объекта my
--декларативная часть архитектуры}
begin {начало исполнительной части архитектуры}
p:process(x1,x2)
begin
y<=x1 and x2;
end process;
end architecture one; {конец архитектуры и программы}
Часові діаграми роботи пристрою
Висновки: на даній лабораторній роботі, на прикладі VHDL-програми для моделювання роботи логічного елементу AND я ознайомився з основними відомостями проектування і моделювання вузлів та блоків в середовищі САПР Aldec Riviera 2004.
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора