Вивчення інтегрованого середовища автоматизованого проектування Active-HDL фірми Aldec Inc. Звіт з Моделювання. Робота № 517996

Вивчення інтегрованого середовища автоматизованого проектування Active-HDL фірми Aldec Inc

Інформація про навчальний заклад

ВУЗ:

Національний університет Львівська політехніка

Інститут:

Інститут комп’ютерної техніки, автоматики та метрології

Факультет:

Не вказано

Кафедра:

Не вказано

Інформація про роботу

Рік:

2012

Тип роботи:

Звіт

Предмет:

Моделювання

Група:

КІ

Завантажити

Частина тексту файла (без зображень, графіків і формул):

МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИНАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ «ЛЬВІВСЬКА ПОЛІТЕХНІКА» ІНСТИТУТ КОМП’ЮТЕРНОЇ ТЕХНІКИ АВТОМАТИКИ ТА МЕТРОЛОГІЇ ЗВІТ ЛАБОРАТОРНОЇ РОБОТИ №1 З ПРЕДМЕТУ: «Моделювання комп'ютерних систем» ТЕМА: «Вивчення інтегрованого середовища автоматизованого проектування Active-HDL фірми Aldec Inc» Підготувала: студентка групи КІ-21 Петруняк Марта Перевірив: Колодчак О.М. Львів – 2012 Мета роботи: ознайомитись з принципами автоматизованого проектування ПЛІС за допомогою пакету Active-HDL, вивчити структуру VHDL-проекту, навчитися працювати з засобами управління проектом. Теоретичні відомості Структура Active-HDL базується на стандартному GUI-інтерфейсі. Загальний вигляд екрана при роботі з САПР Active-HDL: Головними частинами Active-HDL є: Design Browse вікно перегляду проекту, призначене для для відображення інформації про складові елементи (компоненти) проекту:- файли опису пристрою,- використані в проекті бібліотеки,- допоміжні файли проекту, до яких належать макроси та скрипт-файли, файли результатів симуляції роботи пристрою, допоміжні текстові файли,- структуру проекту,- сигнали та змінні, декларовані в проекті. HDL Editor редактор HDL-тексту з можливістю відображення заданих синтаксичних конструкцій мови різними кольорами; завдяки інтеграції редактора із симулятором компонент дозволяє виконувати зручне покрокове відлагодження пристрою і швидко виявляти помилки. Console вікно призначене для інтерактивного виводу текстової інформації, зокрема повідомленнь середовища; компонент також призначений для вводу команд середовища (Active-HDL commands). Waveform Editor редактор, призначений для графічного відображення та редагування результатів симуляції - часових діаграм. Language Assistant компонент є зручним засобом, який дозволяє розробнику використовувати бібліотеку шаблонів опису стандартних примітивних конструкцій та функціональних блоків; Language Assistant дозволяє розміщувати вибрані шаблони безпосередньо в редагованому файлі та створювати свої власні шаблони. Проект Modulator складається з 4 об’єктів : SineGenerator, CosineGenerator, SawGenerator, Multiplier. Об’єкт SineGenerator має 3 входи та 1 вихід. В нього є входи синхронізації, дозволу роботи та вхідний параметр функції синуса, що реалізується цим блоком. Об’єкт CosineGenerator має 3 входи та 1 вихід. В нього є входи синхронізації, дозволу роботи та вхідний параметр функції косинуса, що реалізується цим блоком. Об’єкт SawGenerator має 3 входи та 1 вихід. В нього є входи синхронізації, дозволу роботи та вхідний параметр. Четвертим блоком в даному проекті є блок Multiplier, що реалізує множення результатів роботи 3 попередніх блоків. Для цього він повинен мати 3 відповідних входи, а також вхід синхронізації і один вихід, що є виходом пристрою. Всередині цього блоку здійснюється множення вхідних даних. Лістинги програм: Для RS-тригера library IEEE; use IEEE.STD_LOGIC_1164.all; entity RS is port( clk : in STD_LOGIC; R : in STD_LOGIC; S : in STD_LOGIC; Q : out STD_LOGIC:='0'; NQ : out STD_LOGIC:='0' ); end RS; --}} End of automatically maintained section architecture RS of RS is begin process (clk) begin if clk='1' and clk'event then if R='0' then Q <= S ; NQ <= not S ; end if ; if R='1' then Q <= '0' ; NQ <= '1' ; end if ; end if; end process; end RS; Для лічильника library IEEE; use IEEE.STD_LOGIC_1164.all; entity lil is port( CLK : in STD_LOGIC; RST : in STD_LOGIC; Q : out STD_LOGIC_VECTOR(3 downto 0) ); end lil; --}} End of automatically maintained section architecture lil of lil is begin process (clk) begin if clk='1' and clk'event then if RST='0' then Q <= "Q+'1'"; end if ; if RST='1' then Q <= "0000" ; end if ; end if; end process; end lil; Висновок: виконавши дану лабораторну роботу, я ознайомилась з принципами автоматизованого проектування ПЛІС за допомогою пакету Active-HDL, вивчила структуру VHDL-проекту, навчилася працювати з засобами управління проектом.

Звіт Моделювання

rew1rew

25.11.2012 18:46

Коментарі

Ви не можете залишити коментар. Для цього, будь ласка, або зареєструйтесь.

Ділись своїми роботами та отримуй миттєві бонуси!

поділитись