Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
САПР
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Кафедра ЕОМ
Інформація про роботу
Рік:
2012
Тип роботи:
Лабораторна робота
Предмет:
Основи проектування цифрових засобів на ПЛІС
Група:
КІ
Частина тексту файла (без зображень, графіків і формул):
МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ
НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ “ЛЬВІВСЬКА ПОЛІТЕХНІКА”
Кафедра ЕОМ
/
Лабораторна робота №1
з дисципліни «Основи проектування цифрових засобів на ПЛІС»
Тема: САПР XILINX WEBPACK. ПРОЕКТУВАННЯ НАЙПРОСТІШИХ ВУЗЛІВ.
Мета роботи: засвоєння навичок роботи у середовищі Xilinx WebPack, навчитись створювати проекти в САПР Xilinx WebPack.
Завдання: В САПР WebPack імплементувати в ПЛІС Virtex-IV запропонований базовий проект «ФАЛ» та проект згідно варіанту. Імплементування верифікувати. Скласти звіт з виконання лабораторних досліджень та захистити його.
Задана ФАЛ: ab v adec v cd
1) Розробка модуля проекту, що реалізує ФАЛ за допомогою бібліотечних примітивів.
1.1) На етапі синтезу створено звіт:
=========================================================================
* Final Report *
=========================================================================
Final Results
RTL Top Level Output File Name : DOM_sch1.ngr
Top Level Output File Name : DOM_sch1
Output Format : NGC
Optimization Goal : Speed
Keep Hierarchy : No
Design Statistics
# IOs : 6
Cell Usage :
# BELS : 4
# AND2 : 2
# AND4 : 1
# OR3 : 1
# IO Buffers : 6
# IBUF : 5
# OBUF : 1
=========================================================================
Device utilization summary:
---------------------------
Selected Device : 4vlx15sf363-12
Number of Slices: 0 out of 6144 0%
Number of IOs: 6
Number of bonded IOBs: 6 out of 240 2%
1.2) Після завершення процесу синтезу проглядаємо RTL і технологічну схеми.
/
Рис.1.Технологічна схема проекту.
1.3) Часова симуляція роботи проекту.
Створюємо додатковий файл проекту типу VHDL Test Bench. Для поведінкового моделювання вручну вносемо зміни в текст Test Bench файлу
Зберігаємо Test Bench файл, виконуємо перевірку синтаксису і проводимо часову симуляцію.
/ Рис.2. Отримані симуляційні часові діаграми імплементації модуля проекту, реалізованого з допомогою бібліотечних примітивів.
1&1 v 1&1&1&0 v 0&1 = 1, отже поведінка імплементації проекту є відповідною заданій функції. 2) Реалізація ФАЛ з допомогою VHDL опису проекту.
2.1) На етапі синтезу створено звіт:
=========================================================================
* Final Report *
=========================================================================
Final Results
RTL Top Level Output File Name : DOM_v1.ngr
Top Level Output File Name : DOM_v1
Output Format : NGC
Optimization Goal : Speed
Keep Hierarchy : No
Design Statistics
# IOs : 6
Cell Usage :
# BELS : 1
# LUT4 : 1
# IO Buffers : 5
# IBUF : 4
# OBUF : 1
=========================================================================
Device utilization summary:
---------------------------
Selected Device : 4vlx15sf363-12
Number of Slices: 1 out of 6144 0%
Number of 4 input LUTs: 1 out of 12288 0%
Number of IOs: 6
Number of bonded IOBs: 5 out of 240 2%
2.2) Після завершення процесу синтезу проглядаємо RTL і технологічну схеми.
/
Рис.3.Технологічна схема проекту.
2.3) Часова симуляція роботи проекту.
Створюємо додатковий файл проекту типу VHDL Test Bench. Для поведінкового моделювання вручну вносемо зміни в текст Test Bench файлу
Зберігаємо Test Bench файл, виконуємо перевірку синтаксису і проводимо часову симуляцію.
/
Рис. 4 Отримані симуляційні часові діаграми імплементації модуля проекту, реалізованого з допомогою VHDL опису.
1&1 v 1&1&1&0 v 0&1 = 1, отже поведінка імплементації проекту є відповідною заданій функції. Висновок: на лабораторній роботі я навчився проектувати найпростіші вузли з допомогою XILINX WEBPACK. Під час першої реалізації ФАЛ з допомогою бібліотечних примітивів ми самі вибирали елементи на схемі, а саме:
AND2 : 2
AND4 : 1
OR3 : 1 Під час другого способу реалізації ФАЛ з допомогою VHDL опису проекту ми у автоматично згенерований шаблон моделі вписали задану функцію. На етапі синтезу створено звіт у якому використовуються інші елементи на схемі, а саме:
LUT4 : 1 Використання LUT таблиць це ефективний спосіб кодування Булевих функцій логіки. Введення 4-6-входивих LUT таблиць є насправді ключовим компонентом сучасної області програмованих логічних інтегральних схем. Ще її плюси в тому, що вона займає менше місця на схемі ніж усі ці компоненти, які виконують ті ж самі функції.
19.12.2012 17:12-
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора