Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Вивчення інтегрованого середовища автоматизованого проектування Active-HDL фірми Aldec Inc
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
КН
Кафедра:
Кафедра ЕОМ
Інформація про роботу
Рік:
2012
Тип роботи:
Звіт до лабораторної роботи
Предмет:
Моделювання
Частина тексту файла (без зображень, графіків і формул):
Міністерство освіти і науки України
Національний університет „Львівська політехніка”
Кафедра ЕОМ
Звіт
з лабораторної роботи №1
з дисципліни: “Моделювання комп’ютерних систем”
на тему: “Вивчення інтегрованого середовища автоматизованого
проектування Active-HDL фірми Aldec Inc”
Вивчення інтегрованого середовища автоматизованого проектування Active-HDL фірми Aldec Inc
Мета роботи: ознайомитись з принципами автоматизованого проектування ПЛІС за допомогою пакету Active-HDL, вивчити структуру VHDL-проекту, навчитися працювати з засобами управління проектом
Опис засобів Active-HDL для управління проектами.
Design Browse
вікно перегляду проекту, призначене для для відображення інформації про складові елементи (компоненти) проекту: - файли опису пристрою, - використані в проекті бібліотеки, - допоміжні файли проекту, до яких належать макроси та скрипт-файли, файли результатів симуляції роботи пристрою, допоміжні текстові файли, - структуру проекту, - сигнали та змінні, декларовані в проекті.
HDL Editor
редактор HDL-тексту з можливістю відображення заданих синтаксичних конструкцій мови різними кольорами; завдяки інтеграції редактора із симулятором компонент дозволяє виконувати зручне покрокове відлагодження пристрою і швидко виявляти помилки.
Console
вікно призначене для інтерактивного виводу текстової інформації, зокрема повідомленнь середовища; компонент також призначений для вводу команд середовища (Active-HDL commands).
Waveform Editor
редактор, призначений для графічного відображення та редагування результатів симуляції - часових діаграм.
Language Assistant
компонент є зручним засобом, який дозволяє розробнику використовувати бібліотеку шаблонів опису стандартних примітивних конструкцій та функціональних блоків; Language Assistant дозволяє розміщувати вибрані шаблони безпосередньо в редагованому файлі та створювати свої власні шаблони.
Опис структури VHDL-проекту.
Кожний проект записаний в окремому каталозі, який називається каталогом проектів. І каталог і проект мають однакові назви. Кожний каталог проектів може мати підкаталоги, а також файли опису проектів, їхніх інтерфейсів та архітектур. Файли опису інтерфейсів та архітектур мають розширення .vhd.
Файли, що є в папці проекту:
<design_name>.adf - це файл опису проектів(дані)
<design_name>.asf - Діаграма станів
<design_name>.wsp - зберігає інформацію про теперішню робочу область
<design_name>.lib and *.mgf - зберігають стандартну робочу бібліотеку робочої області
compile.cfg, fsm.set, and bde.set - це додаткові блокові/станові діаграми конфігураційних файлів
У файлах з розширенням .log зберігається уся додаткова інформація.
Перелік об'єктів проекту Modulator та їх інтерфейси.
Перелік об’єктів проекту Modulator:
SineGenerator.vhd
CosineGenerator.vhd
sawgenerator.vhd
multiplier.vhd
Інтерфейси об’єктів:
Інтерфейс SineGenerator:
entity SineGenerator is
port (
CLK: in bit;
SinEnable: in bit;
SinFreq: integer;
SIN1: out real :=0.0
);
end SineGenerator;
Інтерфейс CosineGenerator:
entity CosineGenerator is
port (
CLK: in bit;
CosEnable: in bit;
CosFreq: in integer;
COS1: out real :=0.0
);
end CosineGenerator;
Інтерфейс SawGenerator:
entity SawGenerator is
port (
CLK: in bit;
SawEnable: in bit;
SawFreq: integer;
SAW1: out real :=0.0
);
end SawGenerator;
Інтерфейс Multiplier:
entity Multiplier is
port (
clk: in bit;
IN1: in real;
IN2: in real;
IN3: in real;
OUT1: out real :=0.0
);
end Multiplier;
Склад та структура проекту, сформованого в результаті роботи
Склад проекту створеного вручну на основі пустого проекту:
RS_writed.vhd – RS-тригера
Згенеровані файли за допомогою Майстра:
RS_generated.vhd – RS тригер
Counter.vhd – 4-бітний лічильник
Перелік об'єктів проекту, сформованого в результаті роботи, та їх інтерфейси
Інтерфейс RS тригера написаний вручну:
entity RSTRIGGER is
port (R,S: in std_logic;
Q, NQ: out std_logic);
end entity;
Інтерфейс RS тригера створений Майстром:
entity RSTRIGGER is
port(
R : in STD_LOGIC;
S : in STD_LOGIC;
Q : out STD_LOGIC;
NQ : out STD_LOGIC
);
end RSTRIGGER;
Інтерфейс 4-бітного лічильника створеного Майстром:
entity COUNTER is
port(
CLK : in STD_LOGIC;
RST : in STD_LOGIC;
Q : out STD_LOGIC_VECTOR(4 downto 0)
);
end COUNTER;
Висновок: я ознайомився з принципами автоматизованого проектування ПЛІС, за допомогою пакету Active-HDL та навчився додавати нові об’єкти за допомогою майстра та описувати їх інтерфейси і архітектуру вручну у відповідних файлах.
23.03.2013 18:03-
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора