Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Проектування прототипу скалярного RISC-комп’ютера із заданою
Інформація про навчальний заклад
ВУЗ:
Інші
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Не вказано
Інформація про роботу
Рік:
2024
Тип роботи:
Курсова робота
Предмет:
Архітектура комп’ютерів та комп’ютерних систем
Варіант:
31
Частина тексту файла (без зображень, графіків і формул):
1. Тема роботи: Проектування прототипу скалярного RISC-комп’ютера із заданою підмножиною системи інструкцій
2. Вхідні дані:
Індекс
Група інструкцій
Пересилання
Арифметичні та логічні
Керування
31
LH, SW
ADDU, SUB, ORI
BEQZ
3. Вихідні дані:
Розширена, детальна структурна схема прототипу скалярного RISC-комп'ютера з поданням структури, інформаційних та керуючих зв'язків інформаційного тракту i пристрою керування з врахуванням конкретизованої за завданням підмножини системи інструкцій. Внутрішня структура пристроїв інформаційного тракту, апаратура пристрою керування. Підсистема уводу/виводу інформації. Детальна мікропрограма виконання інструкцій.
Запропонувати принцип конвеєризації структури інформаційного тракту разом із конвеєрною мікропрограмою керування. Детальні креслення структури кешів даних та інструкцій з поясненням принципу побудови цих кешів та їхнього зв'язку з модифікованою гарвардською архітектурою.
4. Пояснювальна записка повинна містити:
- титульну сторінку, анотацію;
- зміст;
- конкретизовані та розширені вихідні дані на проектування;
- аналітичний розділ з роз'ясненням та аналізом основних принципів побудови скалярних RISC-комп'ютерів на прикладі визначених на реалізацію інструкцій;
- розділ з описом синтезу та розробки структурної схеми;
- основні результати роботи (висновок);
- перелік наукових першоджерел: монографій, статей, патентів і підручників.
Завдання видано________________________
Термін здачі роботи_____________________
Керівник_______________________________
ЗМІСТ
ВСТУП 5
1 СТРУКТУРА RISC КОМП’ЮТЕРА 7
1.1 Основні принципи побудови RISC комп’ютерів 7
1.2 Побудова інформаційного тракту 7
2 ПАМ’ЯТЬ 13
1.3 Кеш пам’ять 13
2.1 Основна пам’ять 14
3 ПРИСТРІЙ КЕРУВАННЯ 18
ВИСНОВОК 22
СПИСОК ВИКОРИСТАНОЇ ЛІТЕРАТУРИ 23
Додатки 24
ВСТУП
Традиційна архітектура обчислювальних ядер розвивалася за принципом об'єднання часто використовуваних послідовностей елементарних машинних команд в одну складну мікрооперацій. У результаті сформувався набір команд, що складається як з простих машинних команд, так і з набору більш складних мікрооперацій, що поєднує в одній команді машинної операції читання / запису даних і арифметичні дії над даними. Із-за великої кількості способів адресації даних кількість складних мікрооперацій в кілька разів перевищило кількість елементарних машинних команд. Подібна архітектура отримало назву CISC (Complex Instruction Set Computing - обчислювач з повним набором інструкцій).
На думку розробників CISC-архітектури, апаратна підтримка виконання складних машинних команд мала б збільшити продуктивність програм, що використовують складні мікрооперації, в порівнянні з програмами, написаними з використанням елементарних машинних команд.
Однак на практиці все було трохи інакше. Проведені в 1970-х роках співробітниками IBM дослідження показали, що найбільш часто при написанні програм програмісти використовували обмежений набір мікрооперацій, кількість яких становило лише 20% від повного набору машинних команд CISC-архітектури, інші ж мікрооперації практично ігнорувалися.
Для вирішення проблем, властивих CISC-архітектурі була розроблена нова RISC-архітектура зі скороченим набором машинних команд. RISC (Reduced Instruction Set Computer - обчислювач зі скороченим набором інструкцій). У набір команд RISC-архітектури увійшли тільки основні елементарні мікрооперації, що дозволило уніфікувати формат команд обчислювального ядра, спростити конструкцію і знизити вартість виготовлення обчислювальних ядер. Розробниками було прийнято рішення зрівняти час виконання всіх машинних команд, що спростило розрахунок часу виконання програм, а саме головне дозволило реалізувати конвеєрну обробку інструкцій.
Зменшення набору машинних команд в RISC-архітектурі дозволило розмістити на кристалі обчислювального ядра велика кількість регістрів загального призначення. Збільшення кількості регістрів загального призначення дозволило мінімізувати звернення до повільної оперативної пам'яті, залишивши для роботи з RAM тільки операції читання даних з оперативної пам'яті в регістр і запис даних з регістра в оперативну пам'ять, всі інші машинні команди використовують як операнди регістри загального призначення.
Метою даної курсової роботи є проектування прототипу комп’ютера з RISC архітектурою, який містить 6 команд: завантаження і вивантаження в пам'ять, три арифметичні команди і команда переходу. При виконанні курсової роботи слід дотримуватись основних принципів RISC архітектури.
1 СТРУКТУРА RISC КОМП’ЮТЕРА
1.1 Основні принципи побудови RISC комп’ютерів
Виділяють наступні вимоги, яких необхідно притримуватися при побудові RISC процесора:
Довільна комп'ютерна команда, незалежно від її типу, має виконуватися за один такт (чи однотактовий цикл).
Пристрій керування та арифметико-логічний пристрій процесора мають орієнтуватися на виконання мінімальної кількості спрощених команд, що статистично переважають у програмах, причому в системі команд відносно небагато операцій та режимів адресації операндів (способів адресації).
Команди обробки даних мають реалізуватися лише у формі "регістр-регістр" Обміни з основною пам'яттю виконуються лише за допомогою команд завантаження/запису.
Дешифрування команд із спрощеними форматами має виконуватися лише апаратно, аби збільшити швидкодію.
Регістрова пам'ять має включати велику кількість програмно-доступних регістрів.
При цьому необхідно проводити оптимізацію структури процесора, що проектується, з метою забезпечення найшвидшого виконання обраних команд.
1.2 Побудова інформаційного тракту
За основу проектування інформаційного тракту використаємо архітектуру комп'ютера, яка була запропонована для навчальних цілей Джоном Хеннессі та Дейвідом Паттерсоном і отримала назву DLX. Ця архітектура узагальнює особливості архітектур наступних сучасних комп'ютерів: AMD 29000, DEC3100, НР850, ІВМ801, Inteli860, MIPS М/120А, MIPS M/1000, M88000, RISCl, SGI 4D/60, SPARCstation-1, SUN-4/110, SUN-4/260.
Основою проектування структури процесора комп'ютера з простою системою команд є часова діаграма виконання команд з найбільшою складністю, до числа яких належить, зокрема, команда завантаження даних. Розглянемо цикл виконання команди вибірки з основної пам'яті (завантаження) без знакового байту LBU. В комп'ютері DLX командний цикл поділений на п'ять фаз. Тому для виконання вказаної команди потрібно виконати наступні фази:
- вибрати зазначену команду з основної пам'яті (перша фаза виконання команди із назвою IF (Instruction Fetch);
- декодувати команду та вибрати операнди (друга фаза виконання команди із назвою ID (Instruction Detecting);
- виконати команду, тобто обрахувати виконавчу адресу операнда (третя фаза виконання команди із назвою EX (Execution);
- вибрати операнд із основної нам'яті (четверта фаза виконання команди із назвою MEM (Memory);
- переслати вибраний з основної пам'яті операнд до відповідного регістра регістрового файла (п'ята фаза виконання команди із назвою WB (Write Back).
Використані назви фаз дещо узагальнюють притаманну лише команді LBU семантику кожної окремої фази. Це коректно, бо нашою метою є наближення до такої послідовності фаз, яка задовольняє вимогам будь-якої команди із заданої до реалізації множини з метою досягнення найбільшої швидкодії. Інші команди не завжди вимагають реалізації усього переліченого набору фаз, тому що мають меншу часову складність.
Залежно від структури процесора команда може бути виконаною за різний час, який буде складатися з суми проміжків часу, необхідних для виконання кожної фази. Розглянемо підхід до побудови процесора з тим, щоб задовольнити вимогу, згідно з якою довільна комп'ютерна команда, незалежно від її типу, має виконуватися за один такт (чи однотактовий цикл), яка ставиться до процесорів комп'ютера з простою системою команд.
Для того, щоб команда виконувалася за один такт, потрібно апаратно відобразити алгоритм її виконання, тобто поставити у відповідність кожному оператору алгоритму функціональні вузли процесора, які їх виконують, та з'єднати їх між собою. Ця відповідність наведена в таблиці 1.1.
Таблиця 1.1 Мікродії виконання команд
LH
SW
ADDU
IF
IR = IM [PC];
NPC = PC + 4;
ID
A=Regs [ IR6..10 ];
Imm=(IR16 )16 ## IR16..31;
A=Regs [ IR6..10 ];
Imm=(IR16 )16 ## IR16..31;
B=Regs [ IR11..15 ];
A=Regs [ IR6..10 ];
B=Regs [ IR11..15 ];
EX
ALUout = A + Imm;
MEM
LMD = DM[ALUout];
DM [ALUout] = B;
WB
Regs [ IR11..15 ] = LMD;
Regs[IR16..20]=ALUout;
SUB
ORI
BEQZ
IF
IR = IM [PC];
NPC = PC + 4;
ID
A=Regs [ IR6..10 ];
B=Regs [ IR11..15 ];
A=Regs [ IR6..10 ];
Imm=(IR16 )16 ## IR16..31;
A=Regs[IR6..10];
Imm=(IR16)16##IR16..31;
B=Regs[IR11..15];
EX
ALUout = A - B;
ALUout = A or Imm;
ALUout= NPC + Imm;
MEM
WB
Regs[IR16..20]=ALUout;
Regs[IR16..20]=ALUout;
Тоді структура процесора комп'ютера з простою системою команд, який виконує названі фази, може бути подана схемою наведеною в додатку. Як бачимо, процесор містить п'ять послідовно з'єднаних блоків: вибірки команди з основної пам'яті, декодування операндів та вибірки команди з регістрової пам'яті, операційний, вибірки та запису даних до основної пам'яті, запису даних до регістрової пам'яті. Кожен з цих блоків виконує відповідну фазу командного циклу та передає результати до наступного блоку. Результатом послідовної роботи цих блоків є виконання команди
Перший оператор IF виконується на наступних елементах: програмному лічильнику PC (Program Counter), суматорі ADD та двох регістрах NPC і IR. Вміст програмного лічильника PC визначає адресу команди в основній пам'яті. Комбінаційний суматор ADD обраховує адресу наступної за чергою виконання команди. При цьому враховано, що впорядкована послідовність команд (програма) складається з чотирибайтових команд (усі команди мають формати довжиною 32 біти), які розміщено в основній пам'яті за послідовними адресами 0, 4, 8, С і т. д. Через це константа зсуву адреси (пересування покажчика на наступну за чергою команду) дорівнює +4. Визначене за допомогою суматора значення адреси вибирання наступної команди зберігається у регістрі NPC (next PC). Зчитаний з пам'яті інструкцій IM код поточної команди записується до регістра команди IR.
Поля щойно вибраної команди містять адреси програмно-доступних регістрів регістрового файлу процесора. Вміст зазначених полів формату команди в рамках оператора ID надсилається на адресні входи регістрової пам'яті Regs, а відповідні надісланим адресам коди операндів завантажуються до внутрішніх, програмно-недосяжних, тобто службових, регістрів А і В.
Існує ще один тип операнда з назвою "безпосередній" (Imm). Його задають прямо у форматі команди. Як правило, довжина безпосереднього операнда не перевищує половини довжини формату команди. В комп'ютері DLX безпосередній операнд має довжину 32/2 = 16 бітів. У той самий час бажано зафіксувати довжину формату даних такою, що дорівнює довжині формату команди, адже різноманіть довжин форматів суттєво пригальмовує комп'ютер. Якщо усі формати даних, як і формати команд, матимуть довжину 32 біти, тоді безпосередньому операнду не вистачатиме ще 16 бітів, аби бути стандартним за довжиною. Але оскільки дані команди являються беззнаковими, то старші 16 біт завжди будуть рівні нулю. Отже розширення не потрібно виконувати, а потрібно тільки перезаписати молодші 16 біт операнду в службовому регістрі Imm.
В цілому можна нарахувати чотири можливі операнди на вході арифметико-логічного пристрою ALU процесора: з регістрів А, В, Imm та вміст регістра адреси наступної для виконання команди NPC, над якими виконується функціональний оператор ЕХ. Операнд-адреса NPC опрацьовується в ALU при виконанні команди умовного переходу, коли на додаток до наступної потрібна ще одна адреса, що утвори на додаванням до вмісту NPC деякої константи переходу. Вибирання двох операндів на вхід ALU із чотирьох можливих виконується за допомогою мультиплексорів, розташованих на його входах.
Результат операції з ALU тимчасово запам'ятовується у проміжному службовому регістрі ALUout. Якщо результатом операції є число, тоді воно заноситься до комірок регістрового файла. Якщо результатом операції є адреса, тоді ця адреса надсилається до мультиплексора вибору адреси mux. За допомогою зазначено: мультиплексора вибирають адресу переходу (чергова чи перехід), яка і надсилається де програмного лічильника PC, аби коректно продовжити виконання програми.
Керування мультиплексором вибору адреси наступної команди покладено на вузол Zero?, де вміст службового регістра А порівнюється із нулем (дорівнює нулю, більше нуля, менше нуля і т. д., залежно від виду виконуваної у поточний час операції умовно: переходу). Результат порівняння є бінарним логічним значенням (так або ні). Саме цей бінарний результат керує роботою мультиплексора вибирання адреси наступної команди.
При виконанні фази MEM результат-адреса з виходу ALU надсилається до основної пам'яті як отримана адреса комірки цієї нам'яті (для команд збереження/завантаження)
Результатом на виході мультиплексора може бути або вміст основної пам'яті (при виконанні команди завантаження LBU слова з основної пам'яті до регістра регістрового файла), або результат виконання арифметичної(ADDU, SUBU) або зсувної(SRL) операції в ALU. Такий результат в рамках виконання фази WB засобами мікропрограмування зберігають в регістрі регістрового файла. Отже, зазначений мультиплексор комутує на вхід регістрового файла потрібну інформацію.
Таким чином, апаратно відобразивши алгоритм виконання команд, вдалося забезпечити вимогу, щоб вони виконувалася за один такт.
2 ПАМ’ЯТЬ
2.1 Кеш пам’ять
В звязку з тим що швидка пам'ять є дуже дорогою, а дешева пямять дуже повільна в проектуванні прототипу комп’ютера використаємо багаторівневу ієрархічну систему пам'яті комп'ютера, де на верхньому рівні ієрархії знаходяться програмно-доступні регістри регістрового файла процесора, на другому - кеш, потім комірки основної пам'яті. За рівнями ієрархії, згори донизу, об'єм пристроїв пам'яті зростає, а швидкодія зменшується.
Важливим є той факт, що звернення процесора до пам'яті завжди локалізовано в невеликому діапазоні змін її адрес. Саме він і дозволяє застосовувати ієрархічну систему пам'яті, аби розв'язати невідповідність швидкодій процесора і системи пам'яті з одним рівнем ієрархії. Між процесором і основною пам'яттю розташована кеш пам'ять - це швидка буферна пам'ять невеликого об'єму. Кеш пам'ять працює на близькій тактовій частоті до процесора і не пригальмовує його роботу.
При проектуванні використано гарвардську архітектуру, тобто пам'ять інструкцій і пам'ять даних знаходяться окремо. Отже доцільно розробити окремо два кеша для памяті інструкцій і для пам’яті даних. Структурні схеми цих кешів наведені в додатках.
Процесор генерує адреси пам'яті так, ніби кеш пам'яті не має, а сам кеш на апаратному рівні перехоплює сигнали процесора читання/запису. Якщо кеш пам'ять спроможна підмінити собою основну пам'ять (у понад 96-98 відсотків випадків), тоді вона за рахунок власних ресурсів задовольняє запит процесора. Процесор не пригальмовується і продовжує працювати на повній швидкості. Коли «підміна» основної пам'яті неможлива (менше від двох-чотирьох відсотків випадків), тоді кеш пам'ять залучає до роботи основну пам'ять, обмін з якою суттєво пригальмовує процесор.
Усі завдання, пов'язані із перехопленням запитів від процесора до основної пам'яті, вирішує контролер кеш пам'яті, який є її складовою частиною. Другою частиною кеш пам'яті є невелика робоча пам'ять, де зберігають вміст копій комірок основної пам'яті. Зберігаються ці комірки по принципу прямого відображення. Тобто кожній комірці кешу однозначно відповідають декілька комірок з основної пам’яті. Для ідентифікування яка саме комірка записана в кеші використовується тег, який рівний старшим бітам адреси. Саме тег дозволяє контролеру кеш пам'яті приймати рішення про спроможність задовольнити конкретний процесорний запит без залучення до обміну повільної основної пам'яті.
Спрощений варіант структури комп'ютера, в якому використовується кеш пам'ять, подано в додатку. Пристрій керування надсилає керуючі сигнали до процесора та основної пам'яті. З процесора сигнали станів, якими можуть бути біти регістра, команди і інше, надходять до пристрою керування, аби реалізувати розгалуження мікропрограми.
Для зберігання даних і команд використано розділені кеш пам'яті даних і команд Гарвардської архітектури. В свою чергу, кеш пам'яті зв'язані з єдиною пам'яттю Принстонської архітектури. Обмін в підсистемі "основна пам'ять - кеш пам'ять даних» є двостороннім, а в підсистемі «основна пам'ять - кеш пам'ять команд" – одностороннім.
2.2 Основна пам’ять
Основна пам'ять будується на основі інтегральних мікросхем. Мікросхеми пам'яті організовані у вигляді матриці комірок, кожна з яких має n запам'ятовуючих елементів, де n - розрядність комірки, і має свою адресу. Кожен запам'ятовуючий елемент здатний зберігати один біт інформації, оскільки він має два стабільні стани, які представляють двійкові значення 0 і 1. При запису інформації запам'ятовуючий елемент встановлюється в один із двох можливих станів. Для визначення поточного стану запам'ятовуючого елемента його вміст має бути зчитаний.
Загальна структурна схема пам’яті наведена в додатку.
В мікросхемах пам'яті реалізується координатний принцип адресації комірок, згідно з яким комірка із заданим номером лежить на перетині відповідних вертикальної та горизонтальної ліній. Запам'ятовуючі елементи, об'єднані загальним горизонтальним провідником, прийнято називати рядком. Запам'ятовуючі елементи, підключені до загального вертикального провідника, називають стовпцем. Кожній горизонтальній лінії відповідає один з кодів адреси рядка, а кожній вертикальній лінії відповідає один з кодів адреси стовпця. Молодші розряди адреси вказують адресу рядка, а старші розряди адреси вказують адресу стовпця.
Адреса комірки, що поступає в мікросхему пам'яті, пропускається через логіку вибору, де вона розділяється на дві складові: адресу рядка і адресу стовпця. Адреси рядка і стовпця запам'ятовуються в буфері адреси. Адреси рядка і стовпця подаються в мікросхему на дешифратори стовпця і рядка відповідно. Виходи дешифраторів утворюють систему горизонтальних і вертикальних провідників, до яких підключені матриці комірок пам'яті, при цьому кожна комірка пам'яті розташована на перетині одного горизонтального й одного вертикального провідників.
Крім адресних вертикальних провідників у мікросхемі повинна бути така ж кількість інформаційних провідників, по яких передаватиметься інформація, яка зчитується та записується до пам'яті. Сукупність запам'ятовуючих елементів і логічних схем, пов'язаних із вибором рядків і стовпців, називають ядром мікросхеми пам'яті.
Крім ядра, в мікросхемі є ще інтерфейсна логіка, що забезпечує взаємодію ядра із зовнішнім світом. У її завдання, зокрема, входить проведення комутації потрібного стовпця на вихід при читанні і на вхід при записі, яка здійснюється через вихідні ключі, що керуються логічними схемами запису і зчитування. При цьому логічна схеми запису і зчитування (логіка запису та логіка зчитування), а також логіка керування, яка задає режими роботи пам'яті, працюють на основі аналізу зовнішніх сигналів керування пам'яттю /RAS, /СЕ, /WE, /CAS.
Для синхронізації процесів фіксації й обробки адресної інформації всередині мікросхеми адреса рядка (RA) супроводжується сигналом RAS (Row Address Strobe - строб рядка), а адреса стовпця (CA) - сигналом CAS (Column Address Strobe - строб стовпця). Щоб стробування було надійним, ці сигнали подаються із затримкою, достатньою для завершення перехідних процесів на шині адреси та в адресних лініях мікросхеми.
Сигнал WE (Write Enable - дозвіл запису) визначає вид виконуваної операції (зчитування або запис).
На фізичну організацію ядра, як матрицю однорозрядних запам'ятовуючих елементів, накладається логічна організація пам'яті, під якою розуміється розрядність мікросхеми, тобто кількість ліній введення-виведення. Розрядність мікросхеми визначає кількість запам'ятовуючих елементів, що мають одну і ту ж адресу (таку сукупність запам'ятовуючих елементів називають коміркою), тобто кожен стовпець містить стільки розрядів, скільки є ліній введення-виведення даних.
Для прискорення роботи пам'яті на її інформаційному вході зазвичай встановлюються вхідний та вихідний регістри даних. Записувана інформація, що поступає по шині даних, спочатку заноситься у вхідний регістр даних, а потім у вибрану комірку. При виконанні операції зчитування інформація з комірки до її видачі на шину даних буферизируєтся у вихідному регістрі даних. На весь час, поки мікросхема пам'яті не використовує шину даних, інформаційні виходи мікросхеми переводяться в третій (високоімпедансний) стан. Керування перемиканням в третій стан забезпечується сигналом ОЕ (Output Enable - дозвіл видачі вихідних сигналів). Цей сигнал активізується при виконанні операції зчитування.
Для більшості перерахованих вище сигналів керування активним зазвичай вважається їх низький рівень.
Керування операціями з основною пам'яттю здійснюється контролером пам'яті.
3 ПРИСТРІЙ КЕРУВАННЯ
В попередніх розділах було розглянуто принципи організації інформаційного тракту і пам’яті. Однак ними ще потрібно керувати. Саме це і є задачею пристрою керування.
Пристрій керування виробляє послідовність сигналів, необхідних для виконання команди, та послідовності команд, тобто програми. Команда в комп'ютері виконується за один або за декілька тактів, в кожному із яких виконується одна або декілька мікрооперацій. Кожна мікрооперація представляє собою деяку елементарну дію передачі або перетворення інформації, яка ініціюється поступленням керуючого сигналу (мікронаказу) на вхід керування відповідного пристрою. Прикладом може бути керуючий сигнал, який встановлює або очищує прапорець стану, керуючий сигнал запису до регістра, керуючий код на вході мультиплексора і т. д. Для реалізації команди необхідно на відповідні керуючі входи подати розподілену в часі послідовність керуючих сигналів.
Пристрій керування є одним з вузлів процесора. В додатку показана взаємодія в процесорі між пристроєм керування та інформаційним трактом, кешем і основною пам'яттю.
Процес функціонування процесора в часі складається з послідовності тактових інтервалів, в яких інформаційний тракт виконує операції над операндами та видає результати обробки. Виконання даних операцій інформаційний тракт здійснює на основі відповідних сигналів керування (мікронаказів) з пристрою керування. Послідовність елементарних мікронаказів пристрій керування формує на основі коду операції та службових сигналів стану з регістрової пам'яті процесора.
В даній курсовій роботі пристрій керування побудований по принципу мікропрограмного керування, який передбачає формування керуючих сигналів за вмістом регістра мікрокоманд, в який мікрокоманди записуються із пам'яті мікрокоманд. Шляхом послідовного зчитування мікрокоманд із пам'яті в цей регістр організується потрібна послідовність керуючих сигналів.
Такий пристрій керування будується на основі автоматів, в нашому випадку це автомат Мура.
Автомат Мура визначено п’ятіркою з трьох множин:
- множини внутрішних станів ;
- множини вхідних сигналів ;
- множини вихідних сигналів ,
і двох функцій, а саме, - функції переходів і функції виходів . Скінчений автомат має скінчені множини . Ініціальний автомат Мура має наперед визначений початковий внутрішний стан .Функція переходів визначає наступний стан в залежності від поточного стану і вхідного сигналу. Функція виходів визначає вихідний сигнал (мікродію) в залежності від внутрішнього стану. Для проектування автомату Мура потрібно визначити усі елементи зазначеної п’ятірки.
Множини (таблиця 3.1), що складається з 16 елементів (мікродій) та , що складається з трьох елементів і визначаються поточною командою, вже визначено на етапі кодування автомату.
Таблиця 3.1 Мікродії виконання команд
LH
SW
ADDU
IF
IR = IM [PC]; (y0)
NPC = PC + 4; (y1)
(A1)
ID
A=Regs [ IR6..10 ]; (y2)
Imm=(IR16 )16 ## IR16..31;(y3)
(A2)
A=Regs [ IR6..10 ]; (y2)
Imm=(IR16 )16 ## IR16..31; (y3)
B=Regs [ IR11..15 ]; (y4) (A3)
A=Regs [ IR6..10 ]; (y2)
B=Regs [ IR11..15 ]; (y4)
(A4)
EX
ALUout = A + Imm; (y5)
(A5)
MEM
LMD = DM[ALUout]; (y9) (A9)
DM [ALUout] = B; (y10)
(A10)
WB
Regs [ IR11..15 ] = LMD; (y11)
(A11)
Regs[IR16..20]=ALUout;(y12)
(A12)
SUB
ORI
BEQZ
IF
IR = IM [PC]; (y0)
NPC = PC + 4; (y1)
(A1)
ID
A=Regs [ IR6..10 ]; (y2)
B=Regs [ IR11..15 ]; (y4)
(A4)
A=Regs [ IR6..10 ]; (y2)
Imm=(IR16 )16 ## IR16..31; (y3)
(A2)
A=Regs[IR6..10]; (y2)
Imm=(IR16)16##IR16..31; (y3)
B=Regs[IR11..15]; (y4) (A3)
EX
ALUout = A - B; (y6)
(A6)
ALUout = A or Imm; (y7)
(A7)
ALUout= NPC + Imm; (y8)
(A8)
MEM
WB
Regs[IR16..20]=ALUout; (y12) (A12)
Regs[IR16..20]=ALUout; (y12)
(A12)
Множину визначають за наступним правилом:
1. Стартову вершину позначають символом внутрішнього стану ;
2. Кожну операторну вершину позначають окремим, незбіжним із вже застосованими, символом внутрішнього стану;
Результат проектування граф схеми автомата Мура наведено в додатку і містить 16 внутрішні стани, від до .
Пристрій керування має 14 керуючих виходів C1..C14. Кожний вихід відповідає за керування власного вузла інформаційного тракту. В таблиці 3.2 наведено які сигнали мають виходи пристрою керування в кожному стані автомата.
Розглянемо призначення кожного з керуючих сигналів:
С1 керує передачею даних з регістра інструкції IR в регістровий файл;
С2 керує передачею даних з регістра інструкції IR в регістр безпосереднього даного Imm;
C3 керує мультиплексором який визначає, що подавати на перший вхід АЛП(регістр нової адреси NPC або службовий регістр А);
С4 керує мультиплексором який визначає, що подавати на другий вхід АЛП(службовий регістр В або регістр безпосереднього даного Imm);
С5,С6 дозволяють ввід даних на перший і другий вхід АЛП відповідно;
С7,С8 визначають яка операція повинна бути виконана в АЛП (00 – додавання, 01 – віднімання, 10 - or);
С9 дозволяє передачу адреси комірки пам’яті на шину пам’яті даних, яка повинна бути завантажене в або з пам’яті;
С10 дозволяє передачу даних з регістру В для послідуючого запису в пам'ять;
С11 дозволяє вивід даних з регістру результату АЛП ALUout на мультиплексор з послідуючим записом в регістровий файл.
С12 керує мультиплексором який визначає які дані записувати в регістровий файл;
С13 дозволяє запис в регістровий файл;
С14 дозволяє передачу в регістр поточної адреси адресу нової команди.
С15 керує мультиплексором який визначає, що подавати на перший вхід PC(регістр нової адреси NPC або службовий регістр А);
Таблиця 3.2 Сигнали пристрою керування
Стан
C1
C2
C3
C4
C5
C6
C7
C8
C9
C10
C11
C12
C13
C14
C15
a0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
a1
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
a2
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
a3
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
a4
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
a5
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
a6
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
a7
0
0
1
1
1
1
0
0
0
0
0
0
0
0
0
a8
0
0
1
1
1
1
0
0
0
0
0
0
0
0
0
a9
0
0
1
0
1
1
0
1
0
0
0
0
0
0
0
a10
0
0
1
0
1
1
0
0
0
0
0
0
0
0
0
a11
0
0
1
0
1
1
1
0
0
0
0
0
0
0
0
a12
0
0
1
0
0
0
0
0
0
0
0
0
0
1
1
a13
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
a14
0
0
0
0
0
0
0
0
1
1
0
0
0
0
0
a15
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
a16
0
0
0
0
0
0
0
0
0
0
1
1
1
0
0
ВИСНОВКИ
В даній курсовій роботі спроектовано структурну схему комп’ютера на RISC архітектурі, який містить наступні блоки: інформаційний тракт, кеш інструкцій, кеш даних, основну пам'ять, пристрій керування.
Спроектовано структурну схему кешів. Оскільки використовується роздільно кеші інструкцій і даних то кеш побудований на основі гарвардської архітектура. Основна ж пам'ять не має такого розмежування, отже вона базується на принстонській архітектурі. Пристрій керування побудований на основі абстрактного автомату Мура і має шістнадцять стійких станів, які визначаються поточною інструкцією, яка виконується на даний момент, і визначають стани чотирнадцятьох вихідних сигналів, які керують інформаційним трактом.
СПИСОК ВИКОРИСТАНОЇ ЛІТЕРАТУРИ
Patterson D., and Hennessy J. Computer Architecture. A quantitative Approach. Second Edition. - Morgan Kaufmann Publishers, Inc., San Francisco, California, 1996. - 760 p.
Майоров С.А., Новиков Г.И. Принципы организации цифровых машин. - Л., Машиностроение, 1974.
Баранов С.И. Синтез микропрограммных автоматов. - Л.: Машиностроение, 1980.
Hamacher V., Vranesic Z., and Safwat G. Computer Organization. - McGraw-Hill Publishing Company, International Edition, 1990. - 617 p.
Мотоока Е., Томита С., Танака Т., Сайто Е., Уэхара Т. Компьютеры на СБИС. В двух книгах. - М.: Мир, 1988.
Искусственный интеллект: В 3-х книгах. Кн. 3. Программные и аппаратные средства: Справочник/Под ред. В.Н. Захарова, В.Ф., Хорошевского. - М.: Радио и связь. - 1990. - 368 с.
Microprocessors, Volume I. - Intel Corp., 1992.
Пом А., Агравал О. Быстродействующие системы памяти. - М.: Мир, 1987. - 264 с.
Додатки
24.03.2013 21:03-
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора