МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ “ЛЬВІВСЬКА ПОЛІТЕХНІКА” Кафедра ЕОМ
Теорія і проектування комп’ютерних систем. Звіт по лабораторній роботі №2. Генерування VHDL-коду простого пристрою, його компіляція та функціональна симуляція. Мета роботи: оволодіння засобами, які надає середовище Active-HDL по компіляції VHDL-опису пристрою та його функціональній симуляції.. 1. Структурна схема пристрою з буферними регітрами з детальним описом всіх сигналів та елементів. 2. VHDL-код пристрою. Library IEEE; use IEEE.STD_LOGIC_1164.all; use IEEE.STD_LOGIC_UNSIGNED.all; entity ADD is port ( CLK : in STD_LOGIC; RST : in STD_LOGIC; A, B : in STD_LOGIC_VECTOR (11 downto 0); S : out STD_LOGIC_VECTOR (11 downto 0) ); end entity; architecture ADD_ARCH of ADD is signal A_reg : std_logic_vector(11 downto 0); signal B_reg : std_logic_vector(11 downto 0); signal S_reg : std_logic_vector(11 downto 0); begin process (CLK, RST) begin if RST='1' then --asynchronous RESET active High A_reg <=(others =>'0'); B_reg <=(others =>'0'); S <=(others =>'0'); elsif (CLK'event and CLK='1') then --CLK rising edge A_reg <= A; B_reg <= B; S <= S_reg; end if; end process; process (A_reg, B_reg) begin S_reg <= A_reg + B_reg; end process; end architecture ADD_ARCH; 3. Результати симуляції.
4. Висновок: В даній лабораторній роботі за допомогою програмного пакету LPM GENERATOR, я згідно заданого варіанту згенерував vhdl – код суматора , добавив в проект вхідні та вихідні регістри та промоделював пристрій за допомогою скріпт файлу.