Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Кафедра ЕОМ
Інформація про роботу
Рік:
2004
Тип роботи:
Звіт
Предмет:
Теорія і проектування комп’ютерних систем та мереж
Група:
КСМ-52
Частина тексту файла (без зображень, графіків і формул):
Міністерство освіти і науки України
Національний університет “Львівська політехніка”
Кафедра ЕОМ
Звіт по лабораторній роботі №4
з предмету “Теорія і проектування комп'ютерних систем та мереж”
Львів – 2004
Тема роботи: Синтез простого пристрою за допомогою пакету Sinplify.
Мета роботи: викорастовуючи VHDL-код розробленого у проведених раніше лабораторних роботах пристрою синтезувати Спеціалізовану Велику Інтегральну Схему (СВІС) на основі Програмованих Логічних Інтегрованих Схем (ПЛІС) різних фірм-виробників.
Структурна схема суматора/віднімач з вхідними та вихідними регістрами.
Синтезуємо netlist для кристалу фірми Xilinx – 4000XLA 4013xlabg256-07.
При першому синтезі задаємо частоту на якій ми хочемо щоб працював пристрій 100Mhz.
Отримані результати:
Requested Estimated Requested Estimated Clock
Starting Clock Frequency Frequency Period Period Slack Type
----------------------------------------------------------------------------------------------------------------
CLK 100.0 MHz 105.9 MHz 10.000 9.445 0.555 inferred
I/O Register bits: 0
Register bits not including I/Os: 39
Logic Mapping Summary:
FMAPs: 26 of 1152 (3%)
HMAPs: 0 of 576 (0%)
Total packed CLBs: 20 of 576 (4%)
(Packed CLBs is determined by the larger of three quantities:
Registers / 2, HMAPs, or FMAPs / 2.)
Логічна схема даного пристрою синтезована пакетом Sinplify:
Синтезуємо netlist для кристалу фірми Altera – FLEX10K EPF10K10A TC100 -1.
При першому синтезі задаємо частоту на якій ми хочемо щоб працював пристрій 100Mhz.
Отримані результати:
Requested Estimated Requested Estimated Clock
Starting Clock Frequency Frequency Period Period Slack Type
-------------------------------------------------------------------------------------------------------------------
CLK 100.0 MHz 86.1 MHz 10.000 11.608 -1.608 inferred
=====================================================================
Logic resources: 52 LCs of 576 ( 9%)
Number of Nets: 105
Number of Inputs: 261
Register bits: 39
EABs: 0 (0% of 3)
I/O cells: 41
Для наведеного прикладу частота складає 86,1MHz, затрати обладняння 52 LCs
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора