Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Кафедра ЕОМ
Інформація про роботу
Рік:
2004
Тип роботи:
Звіт
Предмет:
Теорія і проектування комп’ютерних систем та мереж
Група:
КСМ-52
Частина тексту файла (без зображень, графіків і формул):
Міністерство освіти і науки України
Національний університет “Львівська політехніка”
Кафедра ЕОМ
Звіт по лабораторній роботі №5
з предмету “Теорія і проектування комп'ютерних систем та мереж”
Львів – 2004
Тема роботи: Синтез простого пристрою за допомогою пакету фірми Xilinx.
Мета роботи: викорастовуючи файл з розширенням .xnf отриманого за допомогою пакету Sinplyfy. Синтезувати пристрій на заданий кристал.
Після синтезу отримані такі часові параметри:
================================================================================
Timing constraint: Default period analysis
398 items analyzed, 0 timing errors detected.
Minimum period is 12.117ns.
--------------------------------------------------------------------------------
================================================================================
Timing constraint: Default net enumeration
86 items analyzed, 0 timing errors detected.
Maximum net delay is 4.500ns.
--------------------------------------------------------------------------------
All constraints were met.
Data Sheet report:
-----------------
All values displayed in nanoseconds (ns)
Setup/Hold to clock CLK
---------------+------------+------------+
| Setup to | Hold to |
Source Pad | clk (edge) | clk (edge) |
---------------+------------+------------+
A<0> | 0.468(R)| 0.045(R)|
A<10> | 0.782(R)| 0.000(R)|
A<11> | 1.153(R)| 0.000(R)|
A<1> | 1.045(R)| 0.000(R)|
A<2> | 0.635(R)| 0.000(R)|
A<3> | 1.090(R)| 0.000(R)|
A<4> | 0.598(R)| 0.000(R)|
A<5> | 1.006(R)| 0.000(R)|
A<6> | 0.712(R)| 0.000(R)|
A<7> | 3.228(R)| 0.000(R)|
A<8> | 1.482(R)| 0.000(R)|
A<9> | 1.766(R)| 0.000(R)|
ADDSUB | 0.641(R)| 0.000(R)|
B<0> | 0.831(R)| 0.000(R)|
B<10> | 0.636(R)| 0.000(R)|
B<11> | 1.142(R)| 0.000(R)|
B<1> | 1.483(R)| 0.000(R)|
B<2> | 2.312(R)| 0.000(R)|
B<3> | 1.484(R)| 0.000(R)|
B<4> | 0.679(R)| 0.000(R)|
B<5> | 1.157(R)| 0.000(R)|
B<6> | 0.652(R)| 0.000(R)|
B<7> | 1.117(R)| 0.000(R)|
B<8> | 0.675(R)| 0.000(R)|
B<9> | 1.154(R)| 0.000(R)|
---------------+------------+------------+
Clock CLK to Pad
---------------+------------+
| clk (edge) |
Destination Pad| to PAD |
---------------+------------+
CO | 7.121(R)|
OV | 8.205(R)|
Q<0> | 7.282(R)|
Q<10> | 7.616(R)|
Q<11> | 7.127(R)|
Q<1> | 7.461(R)|
Q<2> | 7.542(R)|
Q<3> | 7.310(R)|
Q<4> | 7.341(R)|
Q<5> | 7.155(R)|
Q<6> | 7.720(R)|
Q<7> | 7.489(R)|
Q<8> | 7.790(R)|
Q<9> | 7.470(R)|
---------------+------------+
Clock to Setup on destination clock CLK
---------------+---------+---------+---------+---------+
| Src/Dest| Src/Dest| Src/Dest| Src/Dest|
Source Clock |Rise/Rise|Fall/Rise|Rise/Fall|Fall/Fall|
---------------+---------+---------+---------+---------+
CLK | 12.117| | | |
---------------+---------+---------+---------+---------+
Timing summary:
---------------
Timing errors: 0 Score: 0
Constraints cover 398 paths, 86 nets, and 144 connections (100.0% coverage)
Design statistics:
Minimum period: 12.117ns (Maximum frequency: 82.529MHz)
Maximum net delay: 4.500ns
Map report:
Design Summary
--------------
Number of errors: 0
Number of warnings: 3
Number of CLBs: 21 out of 576 3%
CLB Flip Flops: 39
CLB Latches: 0
4 input LUTs: 27
3 input LUTs: 12 (12 used as route-throughs)
Number of bonded IOBs: 41 out of 192 21%
IOB Flops: 0
IOB Latches: 0
Number of clock IOB pads: 1 out of 12 8%
Number of BUFGLSs: 1 out of 8 12%
Total equivalent gate count for design: 473
Additional JTAG gate count for IOBs: 1968
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора