Міністерство освіти та науки України НУ “Львівська політехніка” Кафедра ЕОМ
КУРСОВИЙ ПРОЕКТ з курсу “Комп’ютерна схемотехніка” Запам’ятовувальний пристрій з мікропрограмним керуванням 1. Мікропрограма “Пам’ять” A0: якщо

то K2 йти до A2; якщо
то K1 йти до A3; якщо
то K2,K3 йти до A1; якщо
то K2,K3 йти до A2; A1: якщо

то K1 йти до A3; якщо
то K0 йти до A2; якщо
то K0 йти до A1; якщо
то K1 йти до A1; A2: якщо

то K2 йти до A1; якщо
то K2,K3 йти до A0; якщо
то K1 йти до A2; якщо
то K2 йти до A3; A3: якщо

то К1 йти до A2; якщо
то K2 йти до A2; якщо
то K0 йти до A1; якщо
то K3 йти до A0. K0 – EWR K1 – E+1 K2 – CS K3 – RD 2. Граф МПА.
3. Отримання виразів для функцій збудження D0, D1 та функцій виходів К0, К1, К2, К3





4. Спрощені вирази для функцій збудження D0,D1 та функцій виходів K0,K1,K2,K3.











5. Опрацювання та опис функціональної схеми пристрою
Рисунок 2 – Функціональна схема запам’ятовувального пристрою Запам’ятовувальний пристрій з мікропрограмним керуванням складається з операційного автомату (ОА) та керуючого автомату (КА). Операційний автомат складається з лічильника адреси – СТ2 та запам’ятовувального пристрою – RAM, адресованого лічильником. Лічильник адреси під час дії тактового імпульса (ТІ), виконує наступні операції: скид в “0”, запис та збільшення вмісту на 1 при наявності на керуючих входах сигналів EWR та E+1 відповідно; запам’ятовувальний пристрій, з організацією 256х8, виконує читання при наявності сигналів CS, RD=1, а запис при CS, RD=0. Входи завантаження лічильника та інформаційні входи/виходи запам’ятовувального пристрою під’єднані до двонаправленої 8-розрядної шини даних (ШД). Керуючі сигнали: EWR=K0 E+1=K1 CS=K2 RD=K3 Вони виробляються керуючим автоматом у відповідності з заданою мікропрограмою. Керуючий автомат складається з комбінаційної схеми (КС) на 4 входи та 6 виходів, а також синхронного регістра на D-тригерах (RG). Під впливом вхідних сигналів У1, У0 на виходах регістра формуються сигнали Q1, Q0, що визначають стан мікропрограмного автомата (МПА), а також керуючі сигнали K0=EWR, K1=E+1, K2=CS, K3=RD. 6. Опрацювання та опис принципової електричної схеми пристрою Елементна база схеми: Мікросхема серії К555ИД4. Демультиплексор 2 -> 4. Поряд з керуючим входами 2 і 1 є два інверсні входи дозволу: & і Е. Для функціонування елемента потрібно подати на ці входи рівень логічного нуля.
Таблиця істинності демультиплексора Е & 2 1 3 2 1 0  1 Х Х Х 1 1 1 1  Х 1 Х Х 1 1 1 1  0 0 0 0 1 1 1 0  0 0 0 1 1 1 0 1  0 0 1 0 1 0 1 1  0 0 1 1 0 1 1 1   Мікросхема К555КП2. Два мультиплексора 4 -> 1 зі спільним керуючими входами. Кожен мультиплексом має вхід дозволу
.
Е0 2 1 3 2 1 0 вихід  1 Х Х Х Х Х Х 0  0 0 0 Х Х Х 0 0  0 0 0 Х Х Х 1 1  0 0 1 Х Х 0 Х 0  0 0 1 Х Х 1 Х 1  0 1 0 Х 0 Х Х 0  0 1 0 Х 1 Х Х 1  0 1 1 0 Х Х Х 0  0 1 1 1 Х Х Х 1   Адреса Входи    Мікросхема К555ТМ9. Шестирозрядний регістр з асинхронним скидом (Reset).
Часова діаграма, яка пояснює роботу регістра:
Мікросхеми К555ИЕ18. Це синхронний лічильник збудований на двохступінчастих D-тригерах. Керування відбувається по входах: EWR – дозвіл на запис, Е+1 – дозвіл рахування, CR – перенос.
Часова діаграма, яка пояснює роботу лічильника:
Елемент пам’яті 132РУ9А. Елемент оперативної пам’яті з 1024 комірками по 4 біти в кожній. Адресація здійснюється по входах, керування – по входах
CS – дозвіл роботи, WE – дозвіл запису.
Детальний опис принципу роботи схеми при поданні Y1=Y0=0: Часові діаграми роботи пристрою при читанні та запису:

7. Опрацювання МПА на основі ІС типів КР555РТ17 (постійний запам’ятовуючий пристрій) та КР555ТМ9 (регістр) 7.1 Отримання виразів для функцій збудження D0, D1 та функцій виходів К0, К1, К2, К3 в цифровій формі D0 = v(1, 2, 4, 8, 9, 11, 13, 14) D1 = v(0, 1, 3, 4, 5, 7, 10, 12, 14) K0 = v(5, 9, 11) K1 = v(1, 3, 4, 10, 13, 15) K2 = v(0, 2, 6, 7, 8, 12, 14) K3 = v(6, 8, 12) 7.2 Таблиця істинності ПЗП A Y1 Y0 Q1 Q0 K3 K2 K1 K0 D1 D0 B  0 0 0 0 0 0 1 0 0 1 0 18  1 0 0 0 1 0 0 1 0 1 1 11  2 0 0 1 0 0 1 0 0 0 1 17  3 0 0 1 1 0 0 1 0 1 0 10  4 0 1 0 0 0 0 1 0 1 1 11  5 0 1 0 1 0 0 0 1 1 0 6  6 0 1 1 0 1 1 0 0 0 0 48  7 0 1 1 1 0 1 0 0 1 0 18  8 1 0 0 0 1 1 0 0 0 1 49  9 1 0 0 1 0 0 0 1 0 1 5  10 1 0 1 0 0 0 1 0 1 0 10  11 1 0 1 1 0 0 0 1 0 1 5  12 1 1 0 0 1 1 0 0 1 0 50  13 1 1 0 1 0 0 1 0 0 1 9  14 1 1 1 0 0 1 0 0 1 1 19  15 1 1 1 1 0 0 1 0 0 0 8   7.3 Схема МПА, побудованого на основі ПЗП
8. Список використаної літератури Цифровые и аналоговые интегральные микросхемы: Справочник./ Под ред. С.В. Якубовского. — М.: Радио и связь, 1990; Цифровые интегральные схемы: Справочник./ Под ред. П.П. Мальцева. — М.: Радио и связь, 1994; Шило В.Л. Популярные цифровые микросхемы: Справочник. — М.: Радио и связь, 1994; Угрюмов Е.П. Цифровая схемотехника. — СПб.: БХВ — Санкт – Петербург, 2000; Полупроводниковые БИС ЗУ: Справочник./ Под ред. Гордонова А.Ю. – М.: Радио и связь, 1987. Бирюков С. А. Цифровые устройства на интегральных микросхемах. — 3-е изд. перераб. и доп. —М.: Радио и связь, 1991. —184 с: ил. — (Массовая радиобиблиотека. Вып. 1159).