Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Інформація про навчальний заклад
ВУЗ:
Інші
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Не вказано
Інформація про роботу
Рік:
2024
Тип роботи:
Інші
Предмет:
Мікропроцесори
Частина тексту файла (без зображень, графіків і формул):
Ключові особливості ADSP-BF535:
високопродуктивне ядро процесора Вlack-fin з частотою 350 МГц;
два 16-бітові МАС (акумулятори множення -- ?);
два 40-бітові АЛП;
40-бітовий регістр зсуву;
чотири 8-ми бітові відео АЛП;
два 40-бітові акумулятори;
RISC – подібна регістрова пам’ять та система команд, для зручного програмування та компіляції, потужна система відлагодження програм, контроль продуктивності ядра мікропроцесора, 1.0 V – 1.6 V з динамічним енергетичним управлінням;
напруга вводу виводу 3.3 V.
Пам’ять:
380 K Bytes пам’ять на одному кристалі:
16K Bytes пам’ять команд L1 SRAM/Cache
32K Bytes пам’ять даних L1 SRAM/Cache
4K Bytes резервна пам’ять L1 SRAM
256K Bytes високошвидкісна пам’ять з малим часом доступу L2 SRAM
DMA, контролер прямого доступу до пам’яті:
Пристрій керування пам’яттю, призначений для захисту пам’яті, приєднанням зовнішніх контролерів пам’яті, синхронізації SDRAM, підтримка асинхронних SRAM, Flash, ROM.
Периферія:
32-Bit, 33 MHz, 3.3 V, PCI 2.2 послідовний шинний інтерфейс з підтримкою режиму Master і Slave.
інтегрований послідовний інтерфейс USB 1.1;
два порти UART, та один порт IrDA®;
два SPI послідовні порти;
два дуплексних, синхронних, паралельних порти (SPORT)
чотири таймери/лічильники, три широтно імпульсних модулятора PWM;
шістнадцять двонаправлених програмованих портів вводу/виводу;
Watchdog Timer;
Real-Time Clock, годинник реального часу;
PLL на кристалі від 1 до 31 фазова автонастройка частоти.
Функціональна схема:
Рис. 1
ADSP-BF535 Периферія
Процесор ADSP-BF535 Blackfin містить широкий набір зовнішніх пристроїв, з’єднаних з ядром мікропроцесора через високошвидкісну шину, забезпечуючи гнучкість в конфігурації системи.
Інтегровані на кристалі:
2 порти UART;
таймери з PWM (широтно-імпульсною модуляцією) і можливість вимірювання тривалості імпульсу;
основні порти вводу/виводу;
годинник реального часу, і watchdog таймер.
Також містить високошвидкісні паралельні порти до інтерфейсів модему та звукових виходів, функції CODEC. Також містить програму для обробки переривань від зовнішніх пристроїв та інших джерел переривань. Контролер використання енергії забезпечує оптимальні енергетичні характеристики процесора та системи для виконання різного роду задач. До мікропроцесора можна легко підключати зовнішні пристрої за рахунок великої кількості інтерфейсів. Включаючи 32-бітну, 33 MHz, V2.2 послідовну PCI шину, паралельний порт SPI та USB порт. Усі інтерфейси і таймери окрім програмованих регістрів працють в режимі реального часу, підтримується гнучка DMA структура з виділеними каналами інтегровані в периферію. Має також виділений окремий канал DMA пам’яті призначений для передачі даних в різні частини пам’яті включаючи зовнішню пам’ять SDRAM і асинхронну пам’ять, внутрішню пам’ять SRAM 1 та 2 рівня та пам’ять шини PCI. Основна 32-розрядна шина працює з частотою 133 МГц, забезпечує широку смугу пропусканя для підтримки ядра процесора в постійній роботі, та повним обміном інформацією з периферією.
Ядро процесора
Як показано на Рис.2 ядро процесора Blackfin складається з двох акумуляторів множення (MAC), двох 40-бітних АЛП, 4 відео АЛП, та регістра зсуву. Обчислювальний блок процесора може приймати 8-ми, 16-ти чи 32-ти розрядні дані з регістрового файлу.
Рис.2
Кожен MAC акумулятор виконує операцію множення 16 бітна 16 кожного такту з накопиченням і видає 40-бітний результат, резервуючи 8-м біт для підвищення точності. АЛП виконують стандартні арифметичні та логічні операції. Два АЛП мають можливість обробляти як 16-ти так і 32-х розрядні дані. Кожен з 32-бітних вхідних регістрів представлений двома 16-ти розрядними, отже кожен АЛП може гнучко виконувати прості 16-ти бітні арифметичні операції. Для відображення 32-х розрядного регістру використовують пару 16-ти розрядних регістрів або один 32-х розрядний, операції можуть виконуватись за один цикл. Одночасно можуть виконуватися чотири 16-ти бітові операції маючи перевагу над звичайним АЛП. Це збільшує продуктивність за один цикл. Потужний 40-ка бітовий регістр зсуву надає великі можливості для виконання зсуву, повороту, нормалізації, витягання та укладання даних.
Дані для обчислень вибираються з багатопортового регістрового файлу з шістнадцяти 16-ти бітних або восьми 32-х бітних портів. Два генератори адрес (DAG) забезпечують вибіркою відразу двох операндів з пам’яті. DAG розділяє регістровий файл на чотири частини 32-х бітний індекс, частина для модифікації, довжина та базовий регістр.
Процесор Blackfin підтримує Гарвардську архітектуру з структурою ієрархії пам’яті. Пам’ять 1 рівня L1, зазвичай оперативна пам’ять, яка працює на частоті процесора і може мати невелику затримку. Пам’ять 2-го рівня L2, це інша пам’ять, може розміщуватися на кристалі і використовує багато циклів процесора для запису чи читання даних. Пам’ять першого рівня використовується тільки як пам’ять команд чи окремо пам’ять даних. Дві пам’яті даних використовують дані і вирішують куди краще записати інформацію. Пам’ять другого рівня використовує єдиний адресний простір для запису команд та даних. В сумі, пам’ять L1 рівня команд та L1 рівня даних може бути зконфігурована як статична RAM (SRAM) або кеш пам’ять. Блок організації пам’яті (MMU) забезпечує захист пам’яті та внутрішніх регітрів процесора від несанкціонованого доступу. Архітектура забезпечує три способи обчислень: корстувацький режим, режим контролю та режим емулювання. Користувацький режим дозволяє реструктурувати доступ до ресурсів центральної системи так забезпечити захист програмних продуктів, поки режим контролю не реструктуризує доступ до системи та ядра процесора.
Система команд процесора оптимізована до 16-ти біт op-коду і дозволяє використовувати максимальну частоту обробки команд, результатом є чудова густина програмного коду. Комплекс DSP команд декодуються в 32-о бітні op-коди, представлені повним описом багатофункціональних команд. Blackfin процесор підтримує обмежену вихідну продуктивність де 32-х бітні команди можуть бути видані паралельно як дві 16-ти бітні, дозволяючи програмі використовувати багато ресурсів ядра процесора за один такт.
Blackfin процесор на мові assembler використовує алгебраїчний синтаксис для зручного кодування та візуального сприйняття. Архітектура оптимізована для роботи з С/С++ компіляторами, результатом є швидке та ефективне програмне забезпечення.
Архітектура пам’яті
Blackfin процесор розглядає пам’ять як єдину структуру з 4 Gбайтним адресним простором, використовуючи 32-х бітну адресацію. Всі ресурси включаючи зовнішню та внутрішню пам’ять, адресний простір PCI, та регістри контролю вводу/виводу, займають окремий сектор в загальному адресному просторі. Частина пам’яті адресного простору має ієрархічну структуру, яка забезпечує високу швидкодію, малу затримку пам’яті як кеш чи SRAM, дуже близька до процесора; вона велика, дешева, і відалена від процесора. Див. Рис.3.
Рис. 3
Пам’ять L1 рівня основна високошвидкісна виконує доступ до ядра процесора. Пам’ять L2 рівня дозволяє зберігати дані використовуючи мало ресурсів. Система пам’яті має доступ через інтерфейс зовнішньої шини External Bus Interface Unit (EBIU), дозволяє розширення з SDRAM, flash пам’яттю, та SRAM, фактичний доступ більш ніж 768 М байт зовнішньої фізичної пам’яті.
DMA контролер пам’яті має високу пропускну здатність. Це дозволяє перетворення блоків коду чи даних між внутрішньою L1/L2 та зовнішньою пам’яттю (включаючи пам’ять PCI).
Внутрішня пам’ять на кристалі
Blackfin процесор має чотири блоки пам’яті на кристалі для забезпечення високої пропускної здатності та швидкого доступу до ядра процесора.
Перша пам’ять команд L1 рівня складається з 16-ти k байт чотирьох направленої асоціативної кеш пам’яті. Пам’ять може бути зконфігурована як SRAM. Доступ до пам’яті виконується на частоті процесора.
Друга пам’ять даних L1 рівня складається з двох блоків по 16 k байт кожен. Кожен банк пам’яті може бути зконфігурований як однополосний так і двополосний асоціативний кеш чи як SRAM та використовує доступ до пам’яті на частоті процесора.
Третій блок пам’яті має 4 k байти тимчасова пам’ять RAM, яка працює на тій швидкості що й пам’ять L1 рівня, але тільки дозволяє доступ як пам’ять даних SRAM (це може бути зкофігуровано як кеш пам’ять і не є доступною через DMA канал).
Четверта пам’ять на кристалі, пам’ять SRAM L2 рівня, адресний простір 256 k байт високошвидкісної SRAM з широкою смугою пропускання до ядра процесора та з незначною затримкою ніж в пам’яті L1 рівня. Пам’ять L2 рівня має об’єднану пам’ять команд та пам’ять даних і може перемішувати команди та дані в залежності від вибору системи.
Ядро процесора Blackfin має виділену назьку затримку та широкий 64-х бітний інформаційний канал в пам’яті SRAM L2 рівня.
Зовнішня пам’ять
Зовнішня пам’ять має доступ через інтерфейс зовнішньої шини (EBIU). Цей інтерфейс забезпечує з’єднання до чотирьох банків синхронної DRAM (SDRAM) пам’яті так як чотири банки асинхронної пам’яті включають flash, EPROM, ROM, SRAM та карту пам’яті каналів вводу/виводу.
Послідовний SDRAM контролер PC133 можна запрограмувати до інтерфейсу для зв’язку чотирьох банків SDRAM пам’яті, де кожна банка розміщена між 16 М байтами та 128 М байтами та забезпечує доступ до 512 М байт SDRAM пам’яті. Кожна банка незалежно програмується і сусідньо розміщена з банками які незалежно працюють одна від одної різні по розміру та місцю розташування. Це дозволяє гнучко конфгурувати та дозволяє пам’яті широко використовувати ядро процесора, представляючи всю пам’ять SDRAM як одне ціле суміжне по фізичному адресному простору.
Асинхронний контролер пам’яті може бути програмований на контроль чотирьох банків з дуже гнучкими часовими параметрами для широкої різноманітності пристроїв. Кожна банка охоплює сегмент розміром 64 М байти не звертаючи увагу на розмір що використовується пристроєм, отже ці банки можуть бути тільки суміжні якщо вони повністю укомплектовані 64 М байтами пам’яті.
Шина PCI
Шина PCI визначає три адресних простори, через які процесор може звертатися до пам’яті. Таку пам’ять називають − PCI пам’яттю або PCI вводу/виводу. Інтерфейс PCI може бути використаний як міст між ядром процесора та пристроєм керування у системі, або як host порт, де інший пристрій керування у системі є host, а ADSP-BF535 функціонує як пристрій вводу/виводу на PCI шині. Пам’ять PCI займає 4 G байти, і може бути використана, як карта пам’яті пристроїв вводу/виводу. Процесор Blackfin використовує PCI пам’ять частинами по 128 М байт. Базові адресні регістри забезпечують будь-яку позицію цих частин у просторі 4 G байт, поки вона відповідає фіксованим адресам процесора. Простір пам’яті вводу/виводу займає 4 Gбайти. Так як більшість систем і пристроїв вв./вив. використовує тільки 64 k байти, підмножина цього простору для адресування карти пам’яті вводу/виводу.
Конфігурація пам’яті PCI шини обмежена адресним простором, який використовується системою для ініціалізації та реєстрації. Цей адресний простір є дуже малим і використовується для зв’язку між процесором та PCI пристроями. Процесор Blackfin виділяє одну частину пам’яті для доступу до одиниці даних з будь-якого адресу у кунфігурації пам’яті PCI. Ця частина є фіксованою і зберігає адреси даних або дані якщо виконувалася операція запису. Інакше, повертає значення по тому самому адресу якщо виконувалася операція читання.
Пам’ять вводу/виводу
Процесор Blackfin не розподіляє окремо пам’ять вводу та пам’ять виводу. Всі ресурси поділені на 32-х бітний адресний простір. Пристрій вводу/виводу має регістри контролю карти пам’яті (MMR), і використовує адресацію старшої частини 4 G байтного адресного простору. Має вбудовані два окремі блоки один з яких складається з пристрою керування ММ регістрів, для всіх функцій ядра процесора, та інший який складається з регістрів необхідних для ініціалізації та контролю зовнішніх периферійних пристроїв. Ядро ММ регістрів є доступним тільки для ядра процесора та в режимі контролю і показує вільну пам’ять для периферії як під’єднаний зовнішній пристрій через шину PCI. Система ММ регістрів має доступ до ядра в режимі контролю і може бути представлена як інший доступний пристрій, залежно від прийнятого режиму захисту системи.
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора