Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Розробка конструкції та технології виготовлення комірки комп’ютера засобами САПР
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
КН
Кафедра:
Кафедра ЕОМ
Інформація про роботу
Рік:
2013
Тип роботи:
Курсова робота
Предмет:
Інші
Частина тексту файла (без зображень, графіків і формул):
Міністерство освіти і науки, молоді та спорту України
Національний університет „ Львівська політехніка ”
Кафедра ЕОМ
Курсова робота
„ Розробка конструкції та технології виготовлення комірки комп’ютера засобами САПР ”
з курсу:
„ Технології проектування комп’ютерних систем ”
Львів – 2013
ЗМІСТ
ЗМІСТ 2
ВСТУП 3
1. Постановка задачі. 4
2. Теоретична частина 5
2.1. Короткий опис стандарту PC/104. 5
2.2. Основні характеристики заданого кристалу ПЛІС. 8
2.3. Основні характеристики заданої периферійної частини. 9
3. Розділ схемо-технічного проектування. 13
3.1. Проектування функціональної схеми модуля. 13
3.2. Вибір адресного простору портів вводу/виводу модуля 14
3.3. Розробка VHDL-коду реалізації ядра модуля. 15
3.4. Моделювання VHDL-коду реалізації ядра модуля 19
3.5. Файл часових та топологічних обмежень. 21
3.6. Реалізація ядра модуля в ПЛІС. 24
3.7. Проектування принципової електричної схеми модуля. 28
4. Розділ конструкторського проектування. 29
4.1. Проектування друкованої плати модуля. 29
4.2. Генерація вихідної документації на плату модуля. 33
4.3. Корекція файлу часових та топологічних обмежень. 34
ВИСНОВКИ 35
ЛІТЕРАТУРА 36
Додатки 37
ВСТУП
Мета курсової роботи полягає в опануванні технологій та методів проектування компонентів комп’ютерних систем на прикладі створення модуля розширення для промислового комп’ютеру формфактору PC/104.
Промисловий комп’ютер – це універсальний комп’ютер, призначений для промислового застосування. Він відрізняється від звичайного комп’ютеру конструкцією, яка враховує вимоги до обладнання, що працює, як правило, в несприятливих умовах (підвищена вібрація, забруднена атмосфера, підвищена вологість, підвищені або понижені температури). Його характеристики застосовуються в складі керуючих, контролюючих та вимірювальних комплексів в промисловості, для створення систем на базі програмованих логічних комплексів, в якості складових частин діагностичних комплексів в медицині, в якості апаратної платформи для реалізації віртуалізації та людино-машинного інтерфейсу.
Постановка задачі.
Розробити модуль розширення формфактору PC/104 за варіантом № 4206.
Згідно варіанту задаються:
тактова частота – 40 MHz.
тип ПЛІС FPGA сімейства Spartan-II фірми Xilinx – XC2S100- 5PQ208C.
тип периферії – TLV5616CDR.
базова адреса модуля на АТ-шині – 0x0150.
Теоретична частина
Короткий опис стандарту PC/104.
Протягом минулого десятиліття стала прийнятою платформою для значно більш широкого застосування ніж настільні прикладні системи. Спеціалізовані та вбудовані прикладі системи для PC використовуються як контролери в лабораторному обладнанні, пристроях зв’язку, медичному обладнані тощо. Однак стандартний формфактор шини PC і його плати були занадто великі для вбудованих застосувань в галузі контролю та керування. Тому виникла потреба для більш компактного виконання шини PC, яка би задовольнила вимоги до обмеженого установочного простору і одночасно повною апаратною і програмною сумісністю з популярним стандартом шини PC, що дозволило б апаратні засоби PC, програмне забезпечення та інструментальні засоби розробки зробити повністю сумісними з вбудованими контролерами.
PC/104 був розроблений у відповідь на цю потребу. Цей стандарт пропонує архітектуру, апаратні засоби і програмну сумісність з шиною PC але в ультра компактному нарощуваному модулі 90, 17х95,89мм або 3,550”x3,775”, н
На відміну від шини ISA, яка має крайовий ламельний роз’єм, PC/104 має контакти на двох конекторах 64-вивідному і 40-вивідному.
Модулі PC/104 можуть мати 2 типи шин:
8 біт;
16 біт;
Електрично та логічно сигнали PC/104 відповідають сигналам шини ISA. На сьогодні існує величезна кількість модулів вводу/виводу в стандарті PC/104 від аналогово-цифрових перетворювачі до мережевих інтерфейсів, плоско-панельних LCD моніторів і PCMCIA пристроїв, що використовуються в медичних, транспортних і промислових системах.
Конструкція та розміри модуля формфактору PC/104 наведені на рис.2.1. Всі розміри наведено в дюймах.
Рис.2.1. Формфактор модуля PC/104.
В таблиці 2.1 наведено список сигналів АТ-шини на роз’ємах модуля формактору PC/104.
Таб.2.1. Список сигналів АТ-шини.
PC/104 створена на базі 8-розрядного варіанта шини ISA. Відмінною особливістю механічного конструктиву PC/104 є розташування роз’ємів не накраю плати а перпендикулярно до неї, що дозволяє встановлювати плати один на одного у стековій структурі. Така конструкція дозволяє зібрати до 3-6 плат в одну велику структуру і розмістити його в компактному герметичному корпусі, який буде мати більшу ударостійкість. Подібний підхід широко застосовується в авіабудуванні, космонавтиці, військовій техніці.
Недоліки:
Повільна шина ISA - морально застаріла;
Гарячої заміни плат не може бути в принципі, так як розібрати надбану структуру із кількох плат непросто;
Переваги:
Повна сумісність з персональними комп'ютерами;
Можна використовувати в якості плати мезоніном;
Шина ISA дуже добре вивчена, багато фахівців;
Велика швидкість зазвичай не потрібна, при необхідності можна використовувати PC/104 +;
Велика ударостійкість;
Основні характеристики заданого кристалу ПЛІС.
Згідно завдання вибрано ПЛІС FPGA сімейства Spartan-II фірми Xilinx XC2S100-5PQ208C. Розберемо його маркування:
Тип пристрою: XC2S100;
Оцінка швидкості: 5 (стандартна продуктивність);
Кількість контактів / тип упаковки: PQ 208 (208-вивідний пластиковий QFP);
Діапазон температур(TJ): C (комерційна, 0°C - +85°C);
Основні характеристики пристроїв типу XC2S100:
Логічних елементів – 2700;
Системних воріт(логічних і RAM) – 100 000;
CLB Масив (R х С) – 20х30;
Загальний CLBs – 600;
Максимально доступно користувачу I/O – 176 (для PQ208 140);
Загальна розподілена RAM в бітах – 24576;
Загальний блок пам'яті в бітах – 40К;
Оскільки дана ПЛІС потребує ініціалізацію при її увімкненні то було використано конфігураційний ПЗП XCF01SVOG20C фірми Xilinx для збереження конфігурацій.
Основні характеристики заданої периферійної частини.
Наведемо такі основні характеристики мікросхеми TLV5616CDR фірми Texas Instruments:
12-Bit Voltage Output DAC
Programmable Settling Time vs Power Consumption
3 μs in Fast Mode
9 μs in Slow Mode
Ultra Low Power Consumption:
900 μW Typ in Slow Mode at 3 V
2.1 mW Typ in Fast Mode at 3 V
Differential Nonlinearity . . . <0.5 LSB Typ
Compatible With TMS320 and SPI Serial Ports
Power-Down Mode (10 nA)
Buffered High-Impedance Reference Input
Дана мікросхема має наступні контакти:
AGND – Аналогова земля;
CS# – вибір кристалу;
DIN – Послідовні цифрові вхідні дані;
FS – синхронізація кадру;
OUT – ЦАП аналоговий вихід;
REFIN – Джерело опорної напруги;
SCLK – Послідовні цифрові тактові імпульси;
VDD – Додатне джерело напруги;
Характеристики температур та джерел живлення мікросхеми показані в таб.2.2.
Таб.2.2 Характеристики температур та джерел живлення для TLV5616CDR
Напруга живлення VDD
4,5В-5,5В;
2,7В-3,3В;
Джерело опорної напруги REFIN
>= VDD/2
Максимальне значення SCLK
20 MHz
Діапазон цифрової вхідної напруги.
-0,3В до VDD 0,3В
Rload
10KOm
Робочий діапазон температур на відкритому повітрі (TA)
0°C до 70°C
Графічне зображення мікросхеми TLV5616CDR показано на рис.2.2.
Рис.2.2. Графічне зображення мікросхеми TLV5616CDR
На рис.2.3 представлено часова діаграма роботи 12 розрядного ЦАП TLV5616CDR.
рис.2.3 Часова діаграма роботи TLV5616CDR
twL = twH = 25ns
Функціональна блог-схема (рис. 2.4) :
рис. 2.4. Функціональна блог-схема TLV5616CDR
Експлуатаційна інформація (рис. 2.5):
Рис. 2.5. Експлуатаційна інформація TLV5616CDR
Розділ схемо-технічного проектування.
Проектування функціональної схеми модуля.
Функціональна схема модуля наведена на рис.3.1. До її складу входять:
ядро модуля – цифрова частина модуля, яка буде реалізована в ПЛІС, і до складу якої входять:
дешифратор адреси – забезпечує керування модулем з боку AT-шини за сигналами SA15..SA0 , AEN, ,, а також формує сигнал ;
вхідний регістр – забезпечує проміжне зберігання вхідних даних для передачі їх на AT-шину (читання здійснюється по лініях SD15..SD0 );
регістр ідентифікації – забезпечує читання з модуля коду ідентифікації 0x4206 з боку AT-шину (читання здійснюється по лініях SD15..SD0 );
Перетворювач 12-розрядного вхідного коду від АТ-шини у послідовний для ЦАП;
Генератор тактових імпульсів для ЦАП та сигнал для управління ЦАП;
12-розрядний ЦАП – забезпечує перетворення цифрового сигналу у аналоговий;
генератор CLK – забезпечує синхронізацію роботи схеми на частоті 40 MHz;
конфігураційний ПЗП з реалізацією ядра модуля;
Рис.3.1. Функціональна схема модуля.
Вибір адресного простору портів вводу/виводу модуля
Вибір адресного простору портів вводу/виводу для забезпечення доступу до регістрів модуля з боку AT-шини здійснюється з таких міркувань:
базова адреса модуля згідно завдання – 0x0150,
кількість портів вводу/виводу їх режими та розрядність вибираються з тим, щоби забезпечити доступ до всіх потрібних регістрів ядра модуля.
В табл.3.1 наведено вибраний розподіл адресного простору розроблюваного модуля:
Таблиця 3. 1.Розподіл адресного простору портів вводу/виводу.
Адреса порту
Режим порту
Розрядність порту
Регістр модуля
0x0150
Читання
16
Регістр ідентифікатора
0x0152
Запис
16
Вихідний регістр
Розробка VHDL-коду реалізації ядра модуля.
Проектування ядра модуля, яке буде реалізовуватись в ПЛІС, виконується на мові VHDL в САПР Aldec Active-HDL. Ядро модуля повинно забезпечувати:
інтерфейс з AT-шиною,
інтерфейс з периферією.
Спроектований VHDL-код:
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.STD_LOGIC_unsigned.all;
-- library UNISIM;
-- use UNISIM.vcomponents.all;
entity Module is
port(
-- тактова частота 40 MHz
CLK : in std_logic;
-- інтерфейс AT-шини
AT_SA : in std_logic_vector(15 downto 0);
AT_AEN : in std_logic;
AT_SD : out std_logic_vector(15 downto 0);
AT_IOR : in std_logic;
AT_IOCS16 : out std_logic;
-- зовнішній інтерфейс
EX_DI : in std_logic;
EX_DCLOCK : out std_logic;
EX_CS : out std_logic
);
end Module;
architecture Module of Module is
---- базова адреса модуля
constant BASE_ADDR : std_logic_vector(15 downto 0) := X"0150";
---- ідентифікатор модуля
constant MODL_IDNT : std_logic_vector(15 downto 0) := X"4206";
---- внутрішні сигнали
-- reset
signal RST : std_logic;
-- буфери AT-шини
signal B_AT_SA : std_logic_vector(15 downto 0);
signal B_AT_AEN : std_logic;
signal B_AT_SD : std_logic_vector(15 downto 0);
signal B_AT_IOR : std_logic;
-- внутрішня шина даних
signal IN_AT_SD : std_logic_vector(15 downto 0);
-- співпадіння адреси AT-шини
signal ADDR_OK : std_logic;
-- внутрішні регістри
signal IN_EX_DI : std_logic;
signal IN_EX_DATA : std_logic_Vector(11 DOWNTO 0);
signal IN_EX_SHIFT : std_logic_Vector(11 DOWNTO 0);
signal IN_EX_DCLOCK : std_logic;
signal IN_EX_CS : std_logic;
-- лічильник бітів послідовного входу
-- лічильник подільника частоти
signal CLK_COUNT : std_logic_vector(3 downto 0);
signal BIT_COUNT : std_logic_vector(3 downto 0);
begin
-- реалізація ініціалізації модуля
-- ROC_L: ROC
-- port map (O => RST);
-- зовнішня вихідна шина
EX_DCLOCK <= IN_EX_DCLOCK;
EX_CS <= IN_EX_CS;
-- зовнішня вхідна шина
process(CLK, RST)
begin
if RST = '1' then
IN_EX_DI <= '0';
elsif rising_edge(CLK) then
IN_EX_DI <= EX_DI;
end if;
end process;
-- clk_count
process(CLK, RST)
begin
if RST = '1' THEN
CLK_COUNT <= (others => '0');
IN_EX_DCLOCK <= '0';
BIT_COUNT <= (OTHERS => '0');
IN_EX_SHIFT <= (OTHERS => '0');
IN_EX_CS <= '1';
IN_EX_DATA <= (others => '0');
ELSIF rising_edge(CLK) THEN
CLK_COUNT <= CLK_COUNT + 1;
IN_EX_DCLOCK <= CLK_COUNT(3);
if CLK_COUNT = "0000" then
if IN_EX_DCLOCK = '1' then
BIT_COUNT <= BIT_COUNT + 1;
if BIT_COUNT > 3 then
IN_EX_SHIFT<= IN_EX_SHIFT(10 downto 0) & IN_EX_DI;
elsif BIT_COUNT = 0 then
IN_EX_DATA <= IN_EX_SHIFT;
end if;
end if;
elsif CLK_COUNT = "0010" then
IF BIT_COUNT < 3 THEN
IN_EX_CS <= '1';
else
IN_EX_CS <= '0';
end if;
if BIT_COUNT = 2 THEN
IN_EX_SHIFT <= (OTHERS => '0');
end if;
end if;
end if;
end process;
-- перевірка адреси AT-шини
ADDR_OK <= '1' when B_AT_SA(15 downto 2) = BASE_ADDR(15 downto 2) and B_AT_AEN = '0' else '0';
-- формування сигналу IOCS16
AT_IOCS16 <= '0' when ADDR_OK = '1' else 'Z';
-- читання даних AT-шиною
AT_SD <= IN_AT_SD when ADDR_OK = '1' and B_AT_IOR = '0' else (others => 'Z');
-- реалізація дешифратора адреси
process(CLK, RST)
begin
if RST = '1' then
B_AT_SA <= (others => '0');
B_AT_AEN <= '1';
B_AT_SD <= (others => '0');
B_AT_IOR <= '1';
IN_AT_SD <= (others => '0');
elsif rising_edge(CLK) then
-- буферизація AT-шини
B_AT_SA <= AT_SA;
B_AT_AEN <= AT_AEN;
B_AT_IOR <= AT_IOR;
-- підготування даних для читання
case B_AT_SA(1 downto 0) is
when "00" => -- регістр ідентифікації
IN_AT_SD <= MODL_IDNT;
when "10" => -- вхідний регістр
IN_AT_SD <= "0000" & IN_EX_DATA;
when others =>
IN_AT_SD <= (others => '0');
end case;
-- запис даних
end if;
end process;
end Module;
Моделювання VHDL-коду реалізації ядра модуля
Моделювання VHDL-коду реалізації ядра модуля здійснюється по частинах також в САПР Aldec Active-HDL за допомогою набору створених макросів.
Розроблений макрос для тестування модуля виконує:
читання регістру ідентифікації,
читання вхідного регістру,
Текст макросу Macro1.do:
# Тестування модуля
asim Module
restart
clear -wave
nowave *
-- тактова частота 40 MHz
wave CLK
# reset
wave RST
# інтерфейс AT-шини
wave AT_SA
wave AT_AEN
wave AT_SD
wave AT_IOR
wave AT_IOW
wave AT_IOCS16
-- зовнішній інтерфейс
wave DAC_FS
wave DAC_SCLK
wave DAC_DIN
# буфери AT-шини
wave B_AT_SA
wave B_AT_AEN
wave B_AT_SD
wave B_AT_IOR
wave B_AT_IOW
# внутрішня шина даних
wave IN_AT_SD
# співпадіння адреси AT-шини
wave ADDR_OK
# внутрішні регістри
wave IN_DAC_CS
wave IN_DAC_FS
wave IN_DAC_SCLK
wave IN_DAC_DIN
wave IN_DAC_DATA
# сигнал для синхронізації DAC
wave CLK_10M
wave CNT_10M
wave BIT_COUNT
wave IN_SER
# початкові ініціалізації 40MHz
force CLK 0 0, 1 12500 -r 25000
#force AT_SD 0 0, 1 3000 ns -r 4300 ns
force AT_SA 0
force AT_AEN 0
force AT_IOR 1
force AT_IOW 1
run 1 us
# читання регістру ідентифікації
force AT_SA X"0150"
force AT_IOR 1 0, 0 200 ns, 1 450 ns
run 500 ns
# запис вихідного регістру
force AT_SA X"0152"
force AT_SD X"1111" 0, X"1234" 1300 ns, X"7878" 2480 ns, X"6666" 4480 ns
force AT_IOW 1 0, 0 2400 ns, 1 6100 ns, 0 7400 ns, 1 14800 ns
run 500 ns
run 200 us
Результат роботи макросу у вигляді часової діаграми наведено на рис.3.2.
Рис.3.2. Часові діаграми роботи макросу Macro1.do.
Файл часових та топологічних обмежень.
Перш ніж почати реалізацію ядра модуля в ПЛІС за допомогою САПР Xilinx WebPack ISE, було створено файл часових та топологічних обмежень .UCF, в якому задаються:
тактова частота модуля (максимальна частота, яка присутня в проекті) – за завданням 40MHz,
асоціації інтерфейсних сигналів модуля з виводами ПЛІС – на даному етапі вони були задані довільно, оскільки під час трасування плати вони будуть оптимізовані під топологію плати.
Цей файл є текстовим і може був створений за допомогою графічних засобів САПР. На рис.3.3 наведено вікно створення часових обмежень (Timing Constraints), а на рис.3.4 – топологічних обмежень (Package Pins) утиліти Xilinx Pace.
Рис.3.3. Вікно створення часових обмежень (Timing Constraints).
Рис.3.4. Вікно створення топологічних обмежень (Package Pins).
code.ucf:
NET "CLK" TNM_NET = "CLK";
TIMESPEC "TS_CLK" = PERIOD "CLK" 50 MHz HIGH 50 %;
#PACE: Start of Constraints generated by PACE
#PACE: Start of PACE I/O Pin Assignments
NET "AT_AEN" LOC = "P57" ;
NET "AT_IOCS16" LOC = "P58" ;
NET "AT_IOR" LOC = "P59" ;
NET "AT_IOW" LOC = "P60" ;
NET "AT_SA<0>" LOC = "P17" ;
NET "AT_SA<10>" LOC = "P31" ;
NET "AT_SA<11>" LOC = "P33" ;
NET "AT_SA<12>" LOC = "P34" ;
NET "AT_SA<13>" LOC = "P35" ;
NET "AT_SA<14>" LOC = "P36" ;
NET "AT_SA<15>" LOC = "P37" ;
NET "AT_SA<1>" LOC = "P18" ;
NET "AT_SA<2>" LOC = "P20" ;
NET "AT_SA<3>" LOC = "P21" ;
NET "AT_SA<4>" LOC = "P22" ;
NET "AT_SA<5>" LOC = "P23" ;
NET "AT_SA<6>" LOC = "P24" ;
NET "AT_SA<7>" LOC = "P27" ;
NET "AT_SA<8>" LOC = "P29" ;
NET "AT_SA<9>" LOC = "P30" ;
NET "AT_SD<0>" LOC = "P41" ;
NET "AT_SD<10>" LOC = "P5" ;
NET "AT_SD<11>" LOC = "P6" ;
NET "AT_SD<12>" LOC = "P7" ;
NET "AT_SD<13>" LOC = "P8" ;
NET "AT_SD<14>" LOC = "P9" ;
NET "AT_SD<15>" LOC = "P10" ;
NET "AT_SD<1>" LOC = "P42" ;
NET "AT_SD<2>" LOC = "P43" ;
NET "AT_SD<3>" LOC = "P44" ;
NET "AT_SD<4>" LOC = "P45" ;
NET "AT_SD<5>" LOC = "P46" ;
NET "AT_SD<6>" LOC = "P47" ;
NET "AT_SD<7>" LOC = "P48" ;
NET "AT_SD<8>" LOC = "P3" ;
NET "AT_SD<9>" LOC = "P4" ;
NET "CLK" LOC = "P77" ;
NET "EX_DO<0>" LOC = "P81" ;
NET "EX_DO<10>" LOC = "P95" ;
NET "EX_DO<11>" LOC = "P96" ;
NET "EX_DO<1>" LOC = "P82" ;
NET "EX_DO<2>" LOC = "P83" ;
NET "EX_DO<3>" LOC = "P84" ;
NET "EX_DO<4>" LOC = "P86" ;
NET "EX_DO<5>" LOC = "P87" ;
NET "EX_DO<6>" LOC = "P88" ;
NET "EX_DO<7>" LOC = "P89" ;
NET "EX_DO<8>" LOC = "P90" ;
NET "EX_DO<9>" LOC = "P94" ;
NET "EX_WE" LOC = "P61" ;
#PACE: Start of PACE Area Constraints
#PACE: Start of PACE Prohibit Constraints
#PACE: End of Constraints generated by PACE
Реалізація ядра модуля в ПЛІС.
Реалізація ядра модуля в ПЛІС (отримання конфігураційного файлу) виконується за допомогою САПР Xilinx WebPack ISE.
В процесі реалізації проект був проведений через такі стадії (рис.3.5):
Synthesis – синтез проекту,
Implement Design – реалізація проекту, яка поділяється на такі фази:
Translate – трансляція проекту,
Map – відображення проекту на фізичні ресурси кристалу,
Place & Route – розміщення і трасування проекту в кристалі,
Generate Programming File – створення конфігураційного файлу.
Рис.3.5. Стадії реалізації проекту в ПЛІС в САПР Xilinx WebPack ISE.
В результаті реалізації проекту в ПЛІС на кожній стадії генеруються відповідні звіти (Reports). Основна інформація з звітів наводиться нижче.
Synthesis Report:
=========================================================================
* Final Report *
Final Results
RTL Top Level Output File Name : Module.ngr
Top Level Output File Name : Module
Output Format : NGC
Optimization Goal : Speed
Keep Hierarchy : No
Design Statistics
# IOs : 40
Cell Usage :
# BELS : 46
# GND : 1
# INV : 2
# LUT2 : 5
# LUT3 : 11
# LUT4 : 24
# LUT4_D : 2
# VCC : 1
# FlipFlops/Latches : 66
# FDC : 20
# FDC_1 : 1
# FDCE : 23
# FDE : 16
# FDP : 3
# FDPE : 3
# Clock Buffers : 1
# BUFGP : 1
# IO Buffers : 39
# IBUF : 19
# IOBUF : 16
# OBUF : 4
=========================================================================
Device utilization summary:
---------------------------
Selected Device : 3s1000fg320-4
Number of Slices: 41 out of 7680 0%
Number of Slice Flip Flops: 65 out of 15360 0%
Number of 4 input LUTs: 44 out of 15360 0%
Number of IOs: 40
Number of bonded IOBs: 40 out of 221 18%
IOB Flip Flops: 1
Number of GCLKs: 1 out of 8 12%
---------------------------
Partition Resource Summary:
---------------------------
No Partitions were found in this design.
---------------------------
=========================================================================
TIMING REPORT
NOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE.
FOR ACCURATE TIMING INFORMATION PLEASE REFER TO THE TRACE REPORT
GENERATED AFTER PLACE-and-ROUTE.
Clock Information:
------------------
-----------------------------------+------------------------+-------+
Clock Signal | Clock buffer(FF name) | Load |
-----------------------------------+------------------------+-------+
CLK | BUFGP | 66 |
-----------------------------------+------------------------+-------+
Asynchronous Control Signals Information:
----------------------------------------
-----------------------------------+------------------------+-------+
Control Signal | Buffer(FF name) | Load |
-----------------------------------+------------------------+-------+
IN_AT_SD<0>(XST_GND:G) | NONE(BIT_COUNT_0) | 50 |
-----------------------------------+------------------------+-------+
Timing Summary:
---------------
Speed Grade: -4
Minimum period: 8.624ns (Maximum Frequency: 115.955MHz)
Minimum input arrival time before clock: 1.825ns
Maximum output required time after clock: 12.849ns
Maximum combinational path delay: No path found
Timing Detail:
--------------
All values displayed in nanoseconds (ns)
Map Report:
Design Information
------------------
Command Line : C:\Xilinx92i\bin\nt\map.exe -ise
C:/4206/4206_ise12migration/4206.ise -intstyle ise -p xc2s100-pq208-5 -cm area
-pr b -k 4 -c 100 -tx off -o Module_map.ncd Module.ngd Module.pcf
Target Device : xc2s100
Target Package : pq208
Target Speed : -5
Mapper Version : spartan2 -- $Revision: 1.36 $
Mapped Date : Wed Feb 13 15:28:40 2013
Design Summary
--------------
Number of errors: 0
Number of warnings: 0
Logic Utilization:
Number of Slice Flip Flops: 29 out of 2,400 1%
Number of 4 input LUTs: 44 out of 2,400 1%
Logic Distribution:
Number of occupied Slices: 28 out of 1,200 2%
Number of Slices containing only related logic: 28 out of 28 100%
Number of Slices containing unrelated logic: 0 out of 28 0%
*See NOTES below for an explanation of the effects of unrelated logic
Total Number of 4 input LUTs: 44 out of 2,400 1%
Number of bonded IOBs: 39 out of 140 27%
IOB Flip Flops: 37
Number of GCLKs: 1 out of 4 25%
Number of GCLKIOBs: 1 out of 4 25%
Place & Route Report:
Constraints file: Module.pcf.
Loading device for application Rf_Device from file 'v100.nph' in environment C:\Xilinx92i.
"Module" is an NCD, version 3.1, device xc2s100, package pq208, speed -5
Initializing temperature to 85.000 Celsius. (default - Range: -40.000 to 100.000 Celsius)
Initializing voltage to 2.375 Volts. (default - Range: 2.375 to 2.625 Volts)
Device speed data version: "PRODUCTION 1.27 2007-04-13".
Device Utilization Summary:
Number of GCLKs 1 out of 4 25%
Number of External GCLKIOBs 1 out of 4 25%
Number of LOCed GCLKIOBs 1 out of 1 100%
Number of External IOBs 39 out of 140 27%
Number of LOCed IOBs 39 out of 39 100%
Number of SLICEs 28 out of 1200 2%
Проектування принципової електричної схеми модуля.
Проектування схеми електричної принципової проводиться в САПР Altium Designer.
У додатку 1 наведено електричну принципову схему, розбиту на три листи.
Листи електричної принципової схеми містять таку інформацію:
лист 1 – це схема верхнього рівня, в якій показано сигнальні зв’язки між рештою листів схеми,
лист 2 – частину загальної принципової схеми, до якої відноситься ПЛІС FPGA XC2S50-5PQ208C фірми Xilinx (U101) та всі її зв’язки, що відповідають файлу .UCF VHDL- проекту ядра модуля,
лист 3 – містить решту принципової схеми, а саме:
12-розрядний ЦАП TLV5616CDR фірми Texas Instruments (U205);
генератор тактової частоти CLK CB3LV-3C-50M0000-T фірми CTS (U201), який забезпечує синхронізацію роботи схеми на частоті 40 MHz;
конфігураційний ПЗП XCF01SVOG20C фірми Xilinx (U204), в якому зберігається конфігураційний файл для ПЛІС;
DC/DC регулятори напруг живлення +3.3V і +2.5V MCP1827S-3302E/EB і MCP1827S-2502E/EB відповідно фірми Microchip (U202, U203), які формують живлення для ПЛІС FPGA, генератора тактової частоти CLK та конфігураційного ПЗП з вхідних +5.0V,
роз’єми AT-шини ESQ-132-14-G-D і ESQ-120-14-G-D фірми Samtec (J201, J202),
роз’єм інтерфейсу JTAG Header 6 (J203) для програмування конфігураційного ПЗП,
роз’єми для зовнішніх сигналів на вихід з ЦАП Header 2 (J204).
Крім того схема містить резистори SMD номіналами 5.1 kOm і 10 kOm,
08.04.2013 22:04-
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора