Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Вивчення інтегрованого середовища автоматизованого проектування Active-HDL фірми Aldec Inc
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
КН
Кафедра:
Кафедра електронні обчислювальні машини
Інформація про роботу
Рік:
2008
Тип роботи:
Лабораторна робота
Предмет:
Інші
Частина тексту файла (без зображень, графіків і формул):
Міністерство освіти і науки України
Національний університет “Львівська політехніка”
Кафедра «Електронні обчислювальні машини»
Лабораторна робота №1
Вивчення інтегрованого середовища автоматизованого проектування Active-HDL фірми Aldec Inc
Мета роботи: ознайомитись з принципами автоматизованого проектування ПЛІС за допомогою пакету Active-HDL, вивчити структуру VHDL-проекту, навчитися працювати з засобами управління проектом.
Теоретична частина
Одним із світових лідерів в розробці систем автоматизованого проектування (САПР) для створення програмованих логічних інтегральних схем на базі мов описання апаратного забезпечення є корпорація Aldec Inc.
Структура Active-HDL базується на стандартному GUI-інтерфейсі. Загальний вигляд екрана при роботі з САПР Active-HDL:
Головними частинами Active-HDL є:
Design Browse
вікно перегляду проекту, призначене для для відображення інформації про складові елементи (компоненти) проекту: - файли опису пристрою, - використані в проекті бібліотеки, - допоміжні файли проекту, до яких належать макроси та скрипт-файли, файли результатів симуляції роботи пристрою, допоміжні текстові файли, - структуру проекту, - сигнали та змінні, декларовані в проекті.
HDL Editor
редактор HDL-тексту з можливістю відображення заданих синтаксичних конструкцій мови різними кольорами; завдяки інтеграції редактора із симулятором компонент дозволяє виконувати зручне покрокове відлагодження пристрою і швидко виявляти помилки.
Console
вікно призначене для інтерактивного виводу текстової інформації, зокрема повідомленнь середовища; компонент також призначений для вводу команд середовища (Active-HDL commands).
Waveform Editor
редактор, призначений для графічного відображення та редагування результатів симуляції - часових діаграм.
Language Assistant
компонент є зручним засобом, який дозволяє розробнику використовувати бібліотеку шаблонів опису стандартних примітивних конструкцій та функціональних блоків; Language Assistant дозволяє розміщувати вибрані шаблони безпосередньо в редагованому файлі та створювати свої власні шаблони.
Порядок виконання роботи:
Запустити Start -> Programs -> Active-HDL. У діалоговому вікні Getting Started вибрати Cancel.
У вікні Active-HDL відкрити підручник по роботі з пакетом: Help \ On-line Documentation \ HDL Entry and Simulation Tutorial. Використовуючи цей підручник, ознайомитись з інтегрованим середовищем пакету, процесом створення проекту, редагування коду і його симуляції (отримання часових діаграм).
Вивчити порядок застосування та функціональні можливості Майстра Нового Проекту (New Design Wisard). Створити за допомогою New Design Wisard порожній проект.
Описати на VHDL об'єкт, що являє собою RS-тригер. Інтерфейс цього об'єкта: 2 вхідні порти R і S типу std_logic, 2 вихідні порти Q та NQ типу std_logic:
Згенерувати такий же об'єкт в окремому файлі за допомогою Майстра (Design Browser \ Add New File \ Wizards \ VHDL Source Code Wizard). Порівняти об'єкт, створений вручну із згенерованим автоматично об'єктом.
Згенерувати за допомогою Майстра об'єкт, що реалізує 4-бітний лічильник. Його інтерфейс: 2 вхідних порти CLK і RST типу std_logic, один вихідний 4-розрядний порт Q типу std_logic_vector:
Підготувати звіт до захисту.
Склад та структура проекту, сформованого в результаті роботи:
Файл rs_trigger.vhd – RS-тригер.
Файл counter.vhd – Десятковий лічильник.
Перелік об’єктів проекту, сформованого в результаті роботи, та їх інтерфейси:
RS-тригер
entity rs_trigger is
port(
R : in STD_LOGIC;
S : in STD_LOGIC;
Q : out STD_LOGIC;
NQ : out STD_LOGIC
);
end rs_trigger;
Десятковий лічильник
entity counter is
port(
CLK : in STD_LOGIC;
RST : in STD_LOGIC;
Q : out STD_LOGIC_VECTOR(3 downto 0)
);
end counter;
Висновки:
Мова VHDL використовується для проектування та симуляції апаратних засобів.
21.04.2013 18:04-
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора