МІНІСТЕРСТВО ОСВІТИ І НАУКИ, МОЛОДІ ТА СПОРТУ УКРАЇНИ НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ «ЛЬВІВСЬКА ПОЛІТЕХНІКА» Кафедра БІТ
Звіт до лабораторної роботи № 1 Ознайомлення з середовищем проектування Aldec Active HDL 8.3, моделювання та синтез простої схеми з навчальної дисципліни: “ Комп`ютерні методи високорівневого проектування пристроїв захисту ” Львів – 2012 Мета роботи - ознайомлення з середовищем проектування програмних моделей обчислювальних пристроїв Aldec Active HDL 8.3, набуття навиків створення програмних моделей простих електронних схем мовою VHDL та їх функціонального моделювання засобами Aldec Active HDL 8.3. Завдання Ознайомитись з основними відомостями для проектування і моделювання цифрових схем та їх елементів в середовищі САПР Aldec Active-HDL 8.3 на мові VHDL. Намалювати схему і скласти таблицю істинності для логічного елементу XOR з двома входами відповідно до завдання. Створити в програмному редакторі програму мовою VHDL. яка моделює роботу логічного елементу XOR. та виконати її компіляцію. Створити за допомогою редактора Block Diagrams програму, яка реалізує логічний елемент XOR. та виконати її компіляцію. Виконати симуляцію створених моделей і замалювати часові діаграми. № варіанту Тип тригера Синхр. тригера  6 JK синхронний 1   Теоретична частина Схема JK – тригера:
Таблиця переходів синхронного JK – тригера, що керується фронтом тактового сигналу: Ct Jt Kt Qt+1  
0 0 Qt  
0 1 0  
1 0 1  
1 1 
 
* * Qt  0 * * Qt  1 * * Qt   Практична частина Опис інтерфейсів: j, k, clk – вхідні сигнали тригера; q – вихідний сигнал логічного елемента. Код програми: ------------------------------------------------------------------------------- -- -- Title : JK -- Design : JK -- Author : -- Company : -- ------------------------------------------------------------------------------- -- -- File : JK.vhd -- Generated : Fri Oct 12 16:42:41 2012 -- From : interface description file -- By : Itf2Vhdl ver. 1.22 -- ------------------------------------------------------------------------------- -- -- Description : -- ------------------------------------------------------------------------------- --{{ Section below this comment is automatically maintained -- and may be overwritten --{entity {JK} architecture {JK}} library IEEE; use IEEE.STD_LOGIC_1164.all; entity JK is port( j : in STD_LOGIC; k : in STD_LOGIC; clk : in STD_LOGIC; q : out STD_LOGIC ); end JK; --}} End of automatically maintained section architecture JK of JK is signal stan: std_logic; begin process( j,k,clk) begin if(clk='1' and clk'event) then if (j='0' and k ='0' ) then q <= stan; elsif ( j='0' and k ='1' ) then q <= '0'; stan <= '0'; elsif ( j='1' and k ='0' ) then q <= '1'; stan <= '1'; else q <= not stan; stan <= not stan; end if; end if; end process; end JK; Схема пристрою:
Дослідницька частина Результат симуляції тригера, синтезованого з мови VHDL:
Результат симуляції тригера, синтезованого за допомогою Block Diagrams:
Висновки В даній лабораторній роботі написана програмна модель синхронного JK – тригера, що керується фронтом тактового сигналу на мові VHDL, проведене моделювання цього тригера, а також виконана симуляція тригера.