МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ «ЛЬВІВСЬКА ПОЛІТЕХНІКА» Кафедра БІТ
Практична робота№ 5 Вивчення схемних різновидів регістрів, методів їх аналізу і синтезу з навчальної дисципліни: “Обчислювальна техніка” Львів – 2011 Мета роботи: вивчення схемних різновидів регістрів, методів їх аналізу і синтезу. ЗАВДАННЯ Теоретична частина (виконується при підготовці до лабораторного заняття) Ознайомитися з основними відомостями. Визначити свій варіант завдання. Для цього необхідно номер варіанта (задає викладач) перевести в двійкову систему числення і за Таблицями 11, 12 (тут 1 - молодший розряд двійкового номера варіанту) визначити свої варіанти мікрооперацій і типів логічних елементів для виконання наступного завдання: На логічних елементах з Таблиці 11 побудувати оптимальні з точки зору складності схеми трьох основних типів регістрів для виконання мікрооперацій, заданих Таблицею 12, а саме: а) синхронний регістр на синхронних D -, T -, або JK - тригерах; б) синхронний регістр на асинхронних RS- або JK- тригерах; в) асинхронний регістр на асинхронних T-, або JK- тригерах. Зауваження: під умовними позначеннями мікрооперацій в Таблиці 12 слід розуміти наступне: y1 - зсув вліво на один розряд; y2 - зсув вправо на один розряд; y3 - запис слова паралельним кодом; y4 - диз’юнкція; y5 - кон’юнкція; y6 - нерівнозначність; y7 - рівнозначність; y8 - інвертування значень розрядів регістра. Таблиця 11   Логічні елементи  


Пункт завдання     а) б) в)  0 0 0 І,АБО,НЕ 2І-НЕ 2АБО-НЕ  0 0 1 3І-НЕ І,АБО,НЕ 2АБО-НЕ  0 1 0 3АБО-НЕ 3АБО-НЕ І,АБО,НЕ  0 1 1 І,АБО,НЕ 2АБО-НЕ 2І-НЕ  1 0 0 3І-НЕ 2АБО-НЕ І,АБО,НЕ  1 0 1 І,АБО,НЕ 3АБО-НЕ 2АБО-НЕ  1 1 0 І,АБО,НЕ 2І-НЕ 3І-НЕ  1 1 1 3І-НЕ І,АБО,НЕ І,АБО,НЕ  Таблиця 12   Мікрооперації  


Пункт завдання     а) б) в)  0 0 0 y1, y3, y4 y3, y8 y3, y7  0 0 1 y2, y3, y5 y3, y7 y3, y8  0 1 0 y1, y3, y6 y3, y5 y3, y4  0 1 1 y2, y3, y7 y3, y4 y3, y5  1 0 0 y1, y3, y4 y3, y6 y3, y4  1 0 1 y2, y3, y5 y3, y8 y3, y7  1 1 0 y1, y3, y6 y3, y7 y3, y8  1 1 1 y2, y3, y7 y3, y6 y3, y5   Експериментальна частина Схему регістра, синтезовану в межах пункту 2а теоретичної частини завдання, побудувати в схемному редакторі САПР Foundation Series. Проконтролювати правильність функціонування регістра за допомогою моделювальника САПР, визначивши значення наступних станів розряду регістра для всіх наборів значень вхідних змінних і попередніх станів розряду регістра. Замалювати часові діаграми роботи схеми. Зауваження. Рекомендовані схеми включення тригерів різного типу наведено на Рис.14. При експериментальному дослідженні схеми чотирирозрядного регістра рекомендується моделювати його однорозрядну секцію. Для задання тестових сигналів на входах однорозрядної секції регістра при моделюванні рекомендується скористатись сигналами з виходів тригерів 6-ти розрядного двійкового підсумовуючого лічильника. Якщо через B1 позначити прямий вихід молодшого тригера цього лічильника, то на входи однорозрядної секції регістра подаються: B1 - на вхід
; B2 - на вхід
; B3 - на вхід
; B4 - на вхід
; B5 - на вхід
; B6 - на вхід
. Контроль функціонування регістра здійснюється за таблицею функціонування i - ого розряду регістра і часовими діаграмами, отриманими при моделюванні. При цьому правильність переключення i - ого розряду регістра в наступний стан перевіряють за фронтом імпульсу на вході
. а) Побудова синхронного регістра на синхронних D -, T -, або JK - тригерах;


Побудова схеми регістра
Схема побудована у програмі Xilinx Foundation Series
Часові діаграми
б) Побудова синхронного регістра на асинхронних RS- або JK- тригерах

Побудова схеми регістра
в) Побудова асинхронного регістра на асинхронних T-, або JK- тригерах

Побудова схеми регістра
Висновок В даній лабораторній роботі я ознайомився з методами синтезу синхронних і асинхронних регістрів