Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
ПОВЕДІНКОВА ФОРМА ПРОЕКТА НА МОВІ VHDL. ЯВНО ЗАДАНИЙ ОПЕРАТОР PROCESS
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Захист інформації
Інформація про роботу
Рік:
2013
Тип роботи:
Звіт до лабораторної роботи
Предмет:
Комп’ютерні методи аналізу та проектування електронних засобів
Частина тексту файла (без зображень, графіків і формул):
МІНІСТЕРСТВО ОСВІТИ І НАУКИ, МЛОДІ ТА СПОРТУ УКРАЇНИ
НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ «ЛЬВІВСЬКА ПОЛІТЕХНІКА»
Кафедра «Захист інформації»
З В І Т
до лабораторної роботи №4
з курсу: «Комп’ютерні методи аналізу та проектування електронних засобів»
ПОВЕДІНКОВА ФОРМА ПРОЕКТА НА МОВІ VHDL.
ЯВНО ЗАДАНИЙ ОПЕРАТОР PROCESS.
Мета роботи: ознайомитись з синтаксисом явно заданого оператора process. Реалізація тригерів за допомогою оператора умовної передачі керування if.
Короткі теоретичні відомості
Явно заданий оператор process – це основна конструкція для поведінкової форми опису проектів, яка дозволяє використовувати в його тілі послідовні оператори мови для опису поведінки цифрового пристрою що проектується регістрового типу на деякому часовому інтервалі.
Синтаксис явно заданого оператора process() має наступний вигляд:
[мітка_процесу:] process [(список_чутливості)] [is]
[оператори_оголошень_процесу] –-Розділ оголошень.
begin -- Розділ виконуваних операторів.
end process [мітка_тому];
Оператор if відноситься до сімейства послідовних операторів, які розміщуються в розділі виконуваних операторів явно заданого оператора process. Цей оператор відповідальний за виконання того чи іншого блоку послідовних операторів, які розміщені в його тілі. Вибір для виконання конкретного блоку залежить від істинності одної або декількох умов. Синтаксис оператора if має наступний вигляд:
if умова1 then
блок_операторів1;
[elsif умова2 then
блок_операторів2;]
. . .
[else блок_операторів;]
end if;
Асинхронний RS-тригер
Повна таблиця переходів RS-тригера
R
S
Q
Qt
0
0
0
0
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
Q – попередній стан
Qt- наступний стан
Лістинг програми
library ieee;
use ieee.std_logic_1164.all;
entity RS is
port (S, R:in std_logic; Q, Qt: out std_logic);
end RS;
architecture triger of RS is
begin
process (S, R)
begin
if R = '1' then Q <= '0'; Qt <= '1';
elsif S = '1' then Q <= '1'; Qt <= '0';
end if;
end process;
end triger;
Часові діаграми роботи тригера
Висновок: на даній лабораторній роботі я ознайомився з синтаксисом явно заданого оператора process, з умовним оператором if та оператором вибору case , та здійснив реалізацію синхронного RS-тригера за допомогою оператора умовної передачі керування if.
23.05.2013 18:00
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора