Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Вивчення основних принципів роботи в середовищі системного редактора САПР ПЛІС ALDEC RIVIERA 2004
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
ІКТА
Факультет:
Не вказано
Кафедра:
Не вказано
Інформація про роботу
Рік:
2012
Тип роботи:
Звіт до лабораторної роботи
Предмет:
Комп’ютерні методи аналізу та проектування електронних засобів
Частина тексту файла (без зображень, графіків і формул):
Міністерство освіти і науки, молоді та спорту України
Національний університет «Львівська політехніка»
ІКТА
Кафедра ЗІ
З В І Т
до лабораторної роботи №1
з курсу:
“Комп’ютерні методи аналізу та проектування електронних засобів”
на тему:
«Вивчення основних принципів роботи в середовищі системного редактора САПР ПЛІС ALDEC RIVIERA 2004»
Мета роботи: - набуття основних навиків написання програм опису електронних вузлів і блоків на мові VHDL та їх функціонального моделювання засобами САПР Aldec Riviera 2004.
1.ОСНОВНІ ВІДОМОСТІ
1.1. Коротка характеристика мови VHDL.
VHDL є абревіатурою від Very high speed integrated circuits Hardware Description Language, яку можна перекласти як мова опису пристроїв на надвеликих інтегральних схемах (НВІС). Спонсором розроблення цієї мови в середині 1980-х років було Міністерство оборони США і ІЕЕЕ. Метою розробки було отримання простого у використанні засобу проектування і моделювання логічних схем для всіх етапів розроблення електронних систем, починаючи від модулів мікросхем і завершуючи великими обчислювальними системами. На даний час діє стандарт VHDL, який описаний в документі ІЕЕЕ 1076-202 що є промисловим стандартом, який широко використовується для опису роботи цифрових систем.
Незважаючи на те, що мова VHDL нагадує інші мови програмування, вона володіє рядом важливих відмінностей, а саме:
- проекти цифрових пристроїв (ЦП), створені за допомогою мови VHDL, мають, як правило, ієрархічну структуру;
- специфікації модулів VHDL-проектів можуть використовувати або математичні алгоритми, які описують їх роботу, або опис апаратної структури. В залежності від цього, опис модуля може мати поведінкову або структурну форму;
- моделювання алгоритму роботи проекту базується на подієвому принципі управління;
- VHDL-проект дозволяє виконувати моделювання протікання паралельних процесів в електричних схемах, часовий аналіз сигналів і їх параметрів;
- VHDL підтримується інструментальними засобами синтезу і системами автоматизованого проектування (САПР) багатьох виробників програмного забезпечення, які можуть створювати прямо з опису VHDL-проекту його апаратну реалізацію;
- використовуючи VHDL можна проектувати, моделювати і синтезувати практично будь-який ЦП, від простої комбінаційної схеми до завершеної мікропроцесорної системи на НВІС.
1.2. Етапи проектування з використанням VHDL.
В більшості випадків апаратна реалізація проекту ЦП з використанням VHDL відбувається згідно наступних етапів:
Розроблення ієрархічної блок-схеми проекту. Вияснення базового конструктивно-технологічного методу і стандартних блоків на рівні структурної схеми. Оскільки великі логічні проекти є, як правило, ієрархічними, використання VHDL дозволяє легко розбити проект на модулі (субпроекти) і визначити їх інтерфейси.
Програмування. Запис VHDL-коду для модулів і їх інтерфейсів.
Компіляція. Аналіз програмного коду VHDL-проекту для виявлення синтаксичних помилок, а також перевірка його сумісності з іншими модулями. Під час компіляції також збирається внутрішня інформація про структуру проекту, яка необхідна для моделювання роботи ЦП, що проектується.
Моделювання. Визначення і застосування вхідних дій до відкомпільованого коду проекту і спостереження за вихідною реакцією. Моделювання може виконуватись як в формі функціонального контролю, тобто перевірка логіки роботи проекту без врахування часових співвідношень і затримок розповсюдження сигналу на логічних елементах, так і в якості одного з етапів верифікації завершеного проекту.
Синтез. Перетворення VHDL-опису в набір примітивів або логічних елементів, які можуть бути реалізовані з врахуванням конкретної технології.
Компоновка, монтаж і розводка. Відображення проекту на карті синтезуючих елементів, які містяться в НВІС.
Часовий аналіз. Отримання фактичних затримок реалізованої НВІС цифрової схеми проекту з врахуванням довжини з’єднань, електричних навантажень і інших відомих факторів.
1.3. Програмовані логічні інтегральні схеми.
Програмовані логічні інтегральні схеми (ПЛІС) з’явились півтора десятиліття тому як альтернатива програмованим логічним матрицям (ПЛМ). ПЛІС відрізняються від останніх як за архітектурою, так і за технологією виготовлення.
ПЛМ є матрицею багатовходових (більше десятка входів) логічних елементів з тригерами, в яких програмуються конституенти одиниць (мінтерми) диз’юнктивних нормальних форм функцій цих елементів. В перших ПЛМ програмування виконувалось перепалюванням перемичок між джерелами сигналів змінних і входами логічних елементів. Великі ПЛМ (CPLD) відрізняються лише тим, що декілька ПЛМ зібрані на одному кристалі і об’єднані програмуючим полем зв’язків.
ПЛІС є матрицею маловходових (від двох до п’яти) логічних елементів, тригерів, відрізків ліній зв’язку, які з’єднуються перемичками з польових транзисторів. Судячи з англійської назви – Field Programmable Gate Array (FPGA), ПЛІС програмуються зміною рівня електричного поля в затворах цих транзисторів. Затвори всіх «програмуючих» польових транзисторів підключені до виходів тригерів одного довгого регістра зсуву, який заповнюється при програмуванні ПЛІС. Деякі з ділянок цього регістру можуть також виконувати роль комірок ПЗП.
Прошивка зазвичай зберігається в ПЗП, який стоїть поруч з ПЛІС. Після ввімкнення живлення або за сигналом скиду вона автоматично переписується в програмуючий регістр зсуву ПЛІС. Так як основу ПЛІС складають тригери, які зберігають прошивку, яку називають конфігурацією, то ПЛІС виготовляється за технологією мікросхем статичного ОЗП.
В порівнянні з CLPD, ПЛІС виграють, по-перше, в необмеженій кількості перепрограмувань, по-друге, в логічній ємності, зокрема в питомій ємності вентилів на одиницю валюти, по-третє, в малому енергоживленню. Як правило, ПЛІС мають на два-три порядки більшу ємність в числі еквівалентних логічних вентилів, ніж CPLD, а також як статичний ОЗП, практично не споживають енергії при відсутності переключень. Оскільки топологія ПЛІС регулярна і масштабуюча, період розроблення і впровадження ПЛІС нових серій порівняно малий, і він виконується на найсучаснішій технології. Також, в ПЛІС на порядок вища надійність, ніж у CPLD.
2.ПРОГРАМА
library IEEE, std;
use IEEE.std_logic_1164.all,std.all;
entity my is
port(x1,x2:in std_logic; y:out std_logic:='0');
end entity;
architecture one of my is
begin
p:process(x1,x2)
begin
y <=x1 and x2;
end process;
end architecture one;
/
3.ЧАСОВІ ДІАГРАМИ
/
ВИСНОВКИ
В даній лабораторній роботі, на прикладі VHDL-програми для моделювання роботи логічного елементу AND я ознайомився з основними відомостями проектування і моделювання вузлів та блоків в середовищі САПР Aldec Riviera 2004.
02.06.2013 12:06-
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора