Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Архітектура проекту на мові VHDL в поведінковій формі. Синтез комбінаційних схем з одним виходом.
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
ІКТА
Факультет:
Не вказано
Кафедра:
Не вказано
Інформація про роботу
Рік:
2012
Тип роботи:
Звіт до лабораторної роботи
Предмет:
Комп’ютерні методи аналізу та проектування електронних засобів
Частина тексту файла (без зображень, графіків і формул):
Міністерство освіти і науки, молоді та спорту України
Національний університет «Львівська політехніка»
ІКТА
Кафедра ЗІ
З В І Т
до лабораторної роботи №2
з курсу:
“Комп’ютерні методи аналізу та проектування електронних засобів”
на тему:
Архітектура проекту на мові VHDL в поведінковій формі. Синтез комбінаційних схем з одним виходом.
Мета: вивчення методів аналізу і синтезу комбінаційних логічних схем з одним виходом, оцінки їх апаратурної складності та швидкодії.
Завдання
Ознайомитися з основними відомостями.
Визначити свій варіант логічної функції.
Для цього необхідно номер варіанта (3) перевести в двійкову систему числення і підставити шість розрядів отриманого таким чином двійкового числа в Таблицю 1 (а1 - молодший розряд). Наприклад, якщо задано номер варіанта 10, то в двійковій системі числення цей номер можна подати шестирозрядним числом 001010. Тобто в Таблицю 2 підставляємо значення: (молодший розряд), , , , , .
На основі операторних представлень функції, вибраних в пункті 4, побудувати дві комбінаційні схеми: одну таку, яка має максимальну швидкодію (схема з кращим параметром Т), а другу схему - з мінімальним числом умовних корпусів, тобто з мінімальним значенням N. Всі мікросхеми в Таблиці 3 мають по 14 виводів. Схеми будувати з врахуванням того, що на їх входи можуть подаватися як прямі, так і інверсні значення вхідних змінних.
Замалювати часові діаграми роботи схеми. (Варіант №3)
№
набору
X1
X2
X3
X4
Y
0
0
0
0
0
0
1
0
0
0
1
0
2
0
0
1
0
1
3
0
0
1
1
0
4
0
1
0
0
*
5
0
1
0
1
1
6
0
1
1
0
0
7
0
1
1
1
0
8
1
0
0
0
1
9
1
0
0
1
0
10
1
0
1
0
*
11
1
0
1
1
0
12
1
1
0
0
1
13
1
1
0
1
0
14
1
1
1
0
*
15
1
1
1
1
0
*
1
1
1
*
1
*
1
*
1
1
1
1
1
*
1
1
1
*
Хід роботи
Найшвидшою є схема записана в базисі і-або-не, яка матиме такий мінімізований вигляд: ;
Текст програми
library IEEE, std;
use IEEE.std_logic_1164.all, std.all;
entity logic is
port (x1, x2, x3, x4: in std_logic; y : out std_logic :=‘0’);
end logic;
architecture behaviour of logic is
begin
y<=(x1 and not x4)or(not x1 and x2 and not x3)or(not x2 and x3 and not x3);
end behavior;
/
Часова діаграма роботи програми:
/
Висновок:
В даній лабораторній роботі я вивчив методи аналізу і синтезу комбінаційних логічних схем з одним виходом, ознайомився з оцінкою їх апаратурної складності та швидкодії.
02.06.2013 12:06-
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора