Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Моделювання інерційної та транспортної затримок часу
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Кафедра ЕОМ
Інформація про роботу
Рік:
2012
Тип роботи:
Лабораторна робота
Предмет:
Інші
Частина тексту файла (без зображень, графіків і формул):
Міністерство освіти і науки України
Національний університет “Львівська політехніка”
Кафедра ЕОМ
Лабораторна робота №3
Моделювання інерційної та транспортної затримок часу
Мета роботи: Навчитися описувати інерційну та транспортну затримки часу за допомогою Active-HDL, з'ясувати принципові відмінності між ними.
Теоретична частина:
Інерційна затримка є типовою для більшості реальних систем, в зв'язку з чим у VHDL ця модель використовується за замовчуванням. Оператор after автоматично вважає затримку інерційною, тому ключове слово inertial є необов'язковим. Характерною властивістю моделі цієї затримки є те, що дві послідовних зміни вхідного сигналу будуть проігноровані, якщо час між ними коротше, ніж задана затримка.
Для опису поведінки деяких пристроїв інерційна затримка непридатна. Прикладом може бути лінія передачі. Транспортування сигналів по лінії передачі відбувається без будь-яких змін, отже затримка в цьому випадку називається транспортною. Для того, щоби відрізнити її від інерційної затримки, прийнятої у VHDL за замовчуванням, використовується ключове слово transport, яке вказується перед описом значення затримки.
Моделі інерційної і транспортної затримки є достатніми для опису довільної фізичної системи. Вони мають наступні головні подібності та відмінності:
Інерційна затримка
Транспортна затримка
є затримкою за замовчуванням у VHDL і не вимагає ніяких додаткових декларацій
вимагає використання ключового слова transport
не поширює імпульси, коротші ніж задана затримка
поширює всі зміни вхідного сигналу, незалежно від того, як швидко і як часто вони відбуваються
описується за допомогою оператора after після якого вказується значення часу
може застосовуватись до сигналів довільного типу
Принципова схема включення логічних елементів, що моделюється в лабораторній роботі:
Опис схеми у VHDL-коді:
library IEEE;
use IEEE.std_logic_1164.all;
entity \111\ is
port(
X : in STD_LOGIC_VECTOR (2 downto 0);
Y : out STD_LOGIC
);
end \111\;
architecture \111\ of \111\ is
---- Signal declarations used on the diagram ----
signal A : STD_LOGIC;
signal B : STD_LOGIC;
signal C : STD_LOGIC;
signal D : STD_LOGIC;
signal E : STD_LOGIC;
signal F : STD_LOGIC;
begin
---- Component instantiations ----
A <= not(X(0)) after 5ns;
B <= X(1) or A after 10ns;
C <= not(X(2) or A)after 10ns;
D <= C and B after 10ns;
E <= not(X(2) xor C)after 10ns;
F <= D xor B after 10ns;
Y <= not(E and F) after 10ns;
end \111\;
Результати моделювання (пп. 4 і 7):
при тривалості вхідних сигналів, більшої за інерційну затримку логічних елементів (інерційна затримка)
при тривалості вхідних сигналів, меншої за інерційну затримку логічних елементів. (інерційна затримка)
при тривалості вхідних сигналів, більшої за інерційну затримку логічних елементів (транспортна затримка)
при тривалості вхідних сигналів, меншої за інерційну затримку логічних елементів. (транспортна затримка)
Результати порівняння отриманих часових діаграм при використанні інерційних та транспортних затримок:
Інерційна затримка не поширює імпульси, коротші ніж задана затримка. Транспортна затримка поширює всі зміни вхідного сигналу, незалежно від того, як швидко і як часто вони відбуваються.
Висновки: мова VHDL дозволяє моделювати інерційні та транспортні затримки, які майже завжди відбуваються в реальних прикладах.
09.09.2013 16:09-
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора