Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Дослідження програмної моделі блоку Fetch з моделі RISK CPU
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Кафедра ЕОМ
Інформація про роботу
Рік:
2012
Тип роботи:
Лабораторна робота
Предмет:
Комп’ютерні системи
Частина тексту файла (без зображень, графіків і формул):
МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ
НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ “ЛЬВІВСЬКА ПОЛІТЕХНІКА”
Кафедра ЕОМ
Лабораторна робота № 6
з курсу ”Комп’ютері системи”
на тему:
„Дослідження програмної моделі блоку Fetch з моделі RISK CPU”
Мета роботи: 1. Дослідити програмну модель блоку Fetch, яка входить до складу
програмної моделі RISK CPU, створеної на мові SystemC.
2. Побудувати структурну схему блоку Fetch .
1. Програмна модель блоку Instruction Fetch Unit (FETCH)
#include <iostream.h>
#include "systemc.h"
#include "fetch.h"
#include "directive.h"
void fetch::entry()
{
unsigned addr_tmp=0;
unsigned datao_tmp=0;
unsigned datai_tmp=0;
unsigned lock_tmp = 0;
addr_tmp = 1;
datao_tmp = 0xdeadbeef;
// Now booting from default values
reset.write(true);
ram_cs.write(true);
ram_we.write(false);
address.write(addr_tmp);
wait(memory_latency); // For data to appear
wait_until((bios_valid.delayed() == true) || (icache_valid.delayed() == true));
if (stall_fetch.read() == true) {
datai_tmp = 0;
} else {
datai_tmp = ramdata.read();
}
cout.setf(ios::hex,ios::basefield);
cout << "-----------------------" << endl;
cout << "IFU :" << " mem=0x" << datai_tmp << endl;
cout << "IFU : pc= " << addr_tmp ;
cout.setf(ios::dec,ios::basefield);
cout << " at CSIM " << sc_time_stamp() << endl;
cout << "-----------------------" << endl;
instruction_valid.write(true);
instruction.write(datai_tmp);
program_counter.write(addr_tmp);
ram_cs.write(false);
wait();
instruction_valid.write(false);
addr_tmp++;
wait();
while (true) {
if (addr_tmp == 5) {
reset.write(false);
}
if (interrupt.read() == true) {
ram_cs.write(true);
addr_tmp = int_vectno.read();
ram_we.write(false);
wait(memory_latency);
datai_tmp = ramdata.read();
printf("IF ALERT: **INTERRUPT**\n");
cout.setf(ios::hex,ios::basefield);
cout << "------------------------" << endl;
cout << "IFU :" << " mem=0x" << datai_tmp << endl;
cout << "IFU : pc= " << addr_tmp ;
cout.setf(ios::dec,ios::basefield);
cout << " at CSIM " << sc_time_stamp() << endl;
cout << "------------------------" << endl;
instruction_valid.write(true);
instruction.write(datai_tmp);
ram_cs.write(false);
interrupt_ack.write(true);
if (next_pc.read() == true) { addr_tmp++; }
wait();
instruction_valid.write(false);
interrupt_ack.write(false);
wait();
}
if (branch_valid.read() == true) {
printf("IFU ALERT: **BRANCH**\n");
lock_tmp ++;
ram_cs.write(true);
addr_tmp = branch_address.read();
ram_we.write(false);
wait(memory_latency);
wait_until((bios_valid.delayed() == true) || (icache_valid.delayed() == true));
datai_tmp = ramdata.read();
cout.setf(ios::hex,ios::basefield);
cout << "------------------------" << endl;
cout << "IFU :" << " mem=0x" << datai_tmp << endl;
cout << "IFU : pc= " << addr_tmp ;
cout.setf(ios::dec,ios::basefield);
cout << " at CSIM " << sc_time_stamp() << endl;
cout << "------------------------" << endl;
instruction_valid.write(true);
instruction.write(datai_tmp);
ram_cs.write(false);
if (next_pc.read() == true) { addr_tmp++; }
wait();
instruction_valid.write(false);
wait();
} else {
lock_tmp = 0;
ram_cs.write(true);
address.write(addr_tmp);
ram_we.write(false);
wait(memory_latency); // For data to appear
wait_until((bios_valid.delayed() == true) || (icache_valid.delayed() == true));
datai_tmp = ramdata.read();
cout.setf(ios::hex,ios::basefield);
cout << "------------------------" << endl;
cout << "IFU :" << " mem=0x" << datai_tmp << endl;
cout << "IFU : pc= " << addr_tmp ;
cout.setf(ios::dec,ios::basefield);
cout << " at CSIM " << sc_time_stamp() << endl;
cout << "------------------------" << endl;
instruction_valid.write(true);
instruction.write(datai_tmp);
program_counter.write(addr_tmp);
branch_clear.write(false);
ram_cs.write(false);
if (next_pc.read() == true) { addr_tmp++; }
wait();
instruction_valid.write(false);
wait();
}
if (lock_tmp == 1) {
branch_clear.write(true);
wait();
}
}
} // end of entry function
struct fetch : sc_module {
sc_in<unsigned > ramdata; // instruction from RAM
sc_in<unsigned > branch_address; // branch target address
sc_in<bool> next_pc; // pc ++
sc_in<bool> branch_valid; // branch_valid
sc_in<bool> stall_fetch; // STALL_FETCH
sc_in<bool> interrupt; // interrrupt
sc_in<unsigned> int_vectno; // interrupt vector number
sc_in<bool> bios_valid; // BIOS input valid
sc_in<bool> icache_valid; // Icache input valid
sc_in<bool> pred_fetch; // branch prediction fetch
sc_in<unsigned > pred_branch_address; // branch target address
sc_in<bool> pred_branch_valid; // branch prediction fetch
sc_out<bool> ram_cs; // RAM chip select
sc_out<bool> ram_we; // RAM write enable for SMC
sc_out<unsigned > address; // address send to RAM
sc_out<unsigned > smc_instruction; // for self-modifying code
sc_out<unsigned> instruction; // instruction send to ID
sc_out<bool> instruction_valid; // inst valid
sc_out<unsigned > program_counter; // program counter
sc_out<bool> interrupt_ack; // interrupt acknowledge
sc_out<bool> branch_clear; // clear outstanding branch
sc_out<bool> pred_fetch_valid; // branch prediction fetch
sc_out<bool> reset; // reset
sc_in_clk CLK;
// Parameter
int memory_latency; // just a dummy for syntax
void init_param(int given_delay_cycles) {
memory_latency = given_delay_cycles;
}
//Constructor
SC_CTOR(fetch) {
SC_CTHREAD(entry, CLK.pos());
}
// Process functionality in member function below
void entry();
};
Структурна схема блоку FETCH:
Висновок: на цій лабораторній роботі розглянули блок конвеєра FETCH (вибірка), який відповідає за вибірку та читання команд з памяті. А також він обробляє джампи(переходи) та переривання.
15.09.2013 13:09-
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора