Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Лабораторна робота №3
Інформація про навчальний заклад
ВУЗ:
Інші
Інститут:
Не вказано
Факультет:
УІ
Кафедра:
Не вказано
Інформація про роботу
Рік:
2024
Тип роботи:
Лабораторна робота
Предмет:
Мови опису апаратних засобів
Частина тексту файла (без зображень, графіків і формул):
Мета роботи: Навчитися описувати інерційну та транспортну затримки часу за допомогою Active-HDL, з'ясувати принципові відмінності між ними.
Інерційна затримка є типовою для більшості реальних систем, в зв'язку з чим у VHDL ця модель використовується за замовчуванням. Оператор after автоматично вважає затримку інерційною, тому ключове слово inertial є необов'язковим. Характерною властивістю моделі цієї затримки є те, що дві послідовних зміни вхідного сигналу будуть проігноровані, якщо час між ними коротше, ніж задана затримка.
Для опису поведінки деяких пристроїв інерційна затримка непридатна. Прикладом може бути лінія передачі. Транспортування сигналів по лінії передачі відбувається без будь-яких змін, отже затримка в цьому випадку називається транспортною. Для того, щоби відрізнити її від інерційної затримки, прийнятої у VHDL за замовчуванням, використовується ключове слово transport, яке вказується перед описом значення затримки.
Моделі інерційної і транспортної затримки є достатніми для опису довільної фізичної системи. Вони мають наступні головні подібності та відмінності:
Інерційна затримка
Транспортна затримка
є затримкою за замовчуванням у VHDL і не вимагає ніяких додаткових декларацій
вимагає використання ключового слова transport
не поширює імпульси, коротші ніж задана затримка
поширює всі зміни вхідного сигналу, незалежно від того, як швидко і як часто вони відбуваються
описується за допомогою оператора after після якого вказується значення часу
може застосовуватись до сигналів довільного типу
Принципова схема включення логічних елементів, що моделюється в лабораторній роботі.
де
Опис схеми у VHDL-коді.
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity SHEMA is
port(
X : in STD_LOGIC_VECTOR(2 downto 0);
Y : out STD_LOGIC
);
end SHEMA;
architecture SHEMA of SHEMA is
signal A,B,C,D,E,F:STD_LOGIC;
begin
A<=not X(0) after 5 ns ;
B<=A or X(1) after 10 ns ;
C<=A nor X(2) after 10 ns ;
E<=C xnor X(2) after 10 ns ;
D<=B and C after 10 ns ;
F<=B xor D after 10 ns ;
Y<=F nand E after 10 ns ;
end SHEMA;
Результати моделювання
При тривалості вхідних сигналів, більшої за інерційну затримку логічних елементів
При тривалості вхідних сигналів, меншої за інерційну затримку логічних елементів
При тривалості вхідних сигналів, більшої за інерційну затримку логічних елементів
При тривалості вхідних сигналів, меншої за інерційну затримку логічних елементів
Висновок:Пiд час виконання даної лабораторної я навчилася описувати інерційну та транспортну затримки часу за допомогою Active-HDL, з'ясувала принципові відмінності між ними.
19.12.2013 23:12-
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора