Мета роботи: отримати практичні навички застосування оператора wait при моделюванні різних режимів очікування у Active-HDL. Навчитися виконувати порівняння часових діаграм. Присвоєння нових значень сигналам в процесах відбувається тільки після припинення процесу. Для задання умов припинення процесу використовується оператор wait. Якщо процес містить оператор wait, він виконує послідовно всі оператори до оператора wait. Після цього процес припиняється і очікує виконання умови, заданої в операторі wait. Як тільки це відбувається, процес поновлюється і виконує всі оператори, поки знову не зустріне оператор wait. Існує три типи оператора wait: wait for time_expression - очікування на протязі певного часу; wait until condition - очікування виконання логічного виразу; wait on sensitivity_list - очікування зміни значення сигнала із списку: Якщо змішуються декілька таких умов, вони утворюють четверту конструкцію, яка називається складною умовою. Тип оператора wait Опис Приклади  wait for tyme_expression Припиняє процес на визначений час; Час може бути заданий безпосередньо, або як вираз, результатом якого є значення часу. Використовуються в основному для моделювання на випробувальних стендах. wait for 10 ns; wait for ClkPeriod / 2;  wait until condition Припиняє процес доти, доки задана умова не стане істинною завдяки зміні будь-якого сигналу, що містяться в умові. При цьому, якщо сигнал не змінюється, wait until не поновить процес, навіть якщо сигнал задовільняє умову. wait until CLK='1'; wait until CE and (not RST); wait until IntData > 16;  wait on sensitivity_list Припиняє процес доти, доки не відбудеться подія з будь-яким з сигналів, вказаних в списку чутливості. Іншими словами, процес поновлюється тільки тоді, коли зміниться значення хоча б одного сигналу з списку чутливості. wait on CLK; wait on Enable, Data;  складний wait Містить комбінацію двох або трьох різних форм оператора wait. wait on Data until CLK='1'; wait until Clk='1' for 10 ns;  Якщо симулятор знаходить оператор wait відразу на початку процесу, то процес буде негайно припинений і жодний оператор не буде виконаний. Якщо ж оператор wait розташований в кінці процесу, спочатку будуть виконані всі оператори, що розташовані перед оператором wait, після чого процес буде припинений. Варіант базового коду та відповідні результати моделювання library IEEE; use IEEE.STD_LOGIC_1164.all; entity comp is port( CLK : in STD_LOGIC; Bout : out STD_LOGIC; Ainout : inout STD_LOGIC ); end comp; architecture comp of comp is -- signal CLK : std_logic :='0'; begin Pr_CLK: process(CLK) begin end process Pr_CLK; Pr_A: process(CLK) begin if CLK'event and CLK ='1' then Ainout<='1' after 5 ns; elsif CLK'event and CLK='0' then Ainout<='0' after 5 ns; end if; end process Pr_A; Pr_B: process (Ainout) begin if Ainout'event then Bout<= not Ainout; end if; end process Pr_B; end comp; Варіанти коду із застосуванням оператора wait ibrary IEEE; use IEEE.STD_LOGIC_1164.all; entity comp is port( Bout : out STD_LOGIC; Ainout : inout STD_LOGIC ); end comp; architecture comp of comp is signal CLK : std_logic :='0'; begin Pr_CLK: process begin CLK<=not CLK; wait for 10 ns; end process Pr_CLK; Pr_A: process begin if CLK ='1' then Ainout<='1' after 5 ns; elsif CLK='0' then Ainout<='0' after 5 ns; end if; wait on CLK; end process Pr_A; Pr_B: process begin Bout<= not Ainout; wait until Ainout'event; end process Pr_B; end comp; Результати моделювання (п. 15). Висновок:Пiд час виконання даної лабораторної я отримала практичні навички застосування оператора wait при моделюванні різних режимів очікування у Active-HDL, навчилася виконувати порівняння часових діаграм.