У роботі розглядаються
- Мова VHDL
- Поведінкова форма проекту
- Синтез комбінаційних схем
- Таблиця істинності
- Карти Карно
- Часові діаграми
- Моделювання цифрових пристроїв
Архітектура проекту на мові VHDL в поведінковій формі. Синтез комбінаційних схем з одним виходом
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Інститут комп’ютерних технологій, автоматики та метрології
Факультет:
Інститут комп’ютерних технологій, автоматики та метрології
Кафедра:
Кафедра захисту інформації
Інформація про роботу
Рік:
2013
Тип роботи:
Лабораторна робота
Предмет:
Комп’ютерні методи аналізу та проектування електронних засобів
Варіант:
5
Коротко про документ
Про що ця робота
Звіт до лабораторної роботи присвячено вивченню архітектури проекту на мові VHDL у поведінковій формі та синтезу комбінаційних схем з одним виходом. Робота включає мінімізацію логічної функції за допомогою карт Карно та моделювання пристрою.
Зміст і розділи
- Мета роботи
- Порядок виконання роботи
- Таблиця істинності
- Хід роботи
- Карти Карно
Для кого:Студенти технічних спеціальностей вищих навчальних закладів, які вивчають проектування електронних засобів.
Викладачі:Будз Б.Д.
Ключові поняття
VHDLкомбінаційна схемаповедінкова модельтаблиця істинностікарта Карномінімізація функціїкомпіляціячасова діаграмасинтезінтерфейс
Частина тексту файла (без зображень, графіків і формул):
МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ
НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ ”ЛЬВІВСЬКА ПОЛІТЕХНІКА”
ІКТА
кафедра захисту інформації
ЗВІТ
до лабораторної роботи № 2
з курсу
«Комп’ютерні методи аналізу та проектування електронних засобів»
на тему
«Архітектура проекту на мові VHDL в поведінковій формі. Синтез комбінаційних схем з одним виходом»
Львів – 2013
МЕТА РОБОТИ:
Ознайомитись з представленням проекту на мові VHDL. Реалізація комбінаційної логічної схеми з одним виходом в поведінковій формі проекту на мові VHDL.
ПОРЯДОК ВИКОНАННЯ РОБОТИ:
1. Ознайомитись з базовою структурою VHDL-файлу.
2. Ознайомитись з синтаксисом оголошення інтерфейсу і архітектури проекту ЦП в мові VHDL.
3. Синтезувати комбінаційну схему з одним виходом. Дані для роботи беруться з таблиці згідно варіанту який видає викладач.
ТАБЛИЦЯ ІСТИННОСТІ:
№ набору
X1
X2
X3
X4
Y (номер варіанту видає викладач)
5
0
0
0
0
0
*
1
0
0
0
1
0
2
0
0
1
0
1
3
0
0
1
1
0
4
0
1
0
0
0
5
0
1
0
1
0
6
0
1
1
0
*
7
0
1
1
1
0
8
1
0
0
0
0
9
1
0
0
1
1
10
1
0
1
0
0
11
1
0
1
1
0
12
1
1
0
0
0
13
1
1
0
1
1
14
1
1
1
0
1
15
1
1
1
1
1
4. Скласти і відкомпілювати програму на мові VHDL, яка моделює роботу синтезованої схеми.
5. Промоделювати роботу даного пристрою в редакторі часових діаграм і отримати часові діаграми.
ХІД РОБОТИ:
КАРТИ КАРНО:
Мінімізуємо логічну функцію методом карт Карно:
-для прямої форми y =
Допоможи студентському архіву
Ми допомогли тобі — допоможи наступному студенту
Оголошення від адміністратора
Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!