Міністерство освіти і науки України Національний університет „Львівська політехніка” Звіт з лабораторної роботи № 5 з дисципліни: “Проектування вбудованих комп’ютерних систем” На тему: «Проектування та дослідження вузлів пам’яті вбудованих систем» Львів 2014 «Проектування та дослідження вузлів пам’яті вбудованих систем» Метою роботи є Проектування і перевірка роботи регістрових схем: ОЗП; FIFO; FILO. Таблиця послідовностей, які використовуються в різних варіантах лабораторної роботи, наведена нижче. Варіант 09: 2 B 4 1 9 A C 0 E 3   Хід роботи. Запускаю програму: /. Створюю нове робоче середовище: / Даю йому своє ім’я: / Додаю до нього порожній проект: / Визначаю додаткові параметри проекту: / Задаю основні дані: / Закінчую введення даних про проект: / Відкриваю новий аркуш графічного редактора: / За допомогою генератора ядер згенеровую синхронний ОЗП з організацією 8х4, задаю йому своє ім’я: / Створюю ядро FIFO з організацією 8х4, задаю йому своє ім’я: / Створюю ядро LIFO з організацією 8х4, задаю йому своє ім’я: / Проводжу компіляцію створених ядер, розміщую символи ядер на аркуші, під’єднюю вхідні та вихідні сигнали та контакти, задаю їм імена і зберігаю створену схему. / Відкомпільовую файл із схемою, встановлюю схему як схему найвищого рівня (яка буде моделюватися) переходжу до режиму моделювання. Перевіряю усі адреси ОЗП: послідовно до адрес з 0 до 7 записую перші 8 значень кодової послідовності, заданої викладачем. Після цього зчитую вміст комірок пам’яті з 0 до 7: Перевіряю усі комірки FIFO та LIFO: записую перші 8 значень кодової послідовності, заданої викладачем. Після цього зчитую 8 раз вміст FIFO та LIFO: Створюю командний файл 5.do для моделювання 8 циклів запису (з 0 до 160 нс) і 8 наступних циклів читання з пам’яті (з 200 нс). 1 цикл запису або читання триває 20 нс. Запис відбувається по передньому фронту синхроімпульсів коли є сигнал запису (we). / #------------------------------------------------begin---------------------------------- view wave restart wave GRS_CLR GRS_CLK GRS_WE GRS_ADDR GRS_DATA GRS_DO GRS_DF GRS_DL force -r 20 ns GRS_CLK 0 0 ns, 1 5 ns, 0 15 ns force GRS_WE 1 0 ns, 0 180 ns force GRS_DATA 16#B 0 ns, 16#4 20 ns, 16#1 40 ns, 16#9 60 ns, 16#A 80 ns, 16#C 100 ns, 16#0 120 ns, 16#E 140 ns, 16#3 160 ns, force -r 200 ns GRS_ADDR 16#0 0 ns, 16#1 20 ns, 16#2 40 ns, 16#3 60 ns, 16#4 80 ns, 16#5 100 ns, 16#6 120 ns, 16#7 140 ns, 16#8 160 ns force GRS_CLR 1 0 ns, 0 3 ns force GRS_RD 0 0 ns, 1 200 ns run 400 ns #------------------------------------------------end---------------------------------- Під’єднюю do-файл до проекту. Проводжу моделювання схеми, показую результати моделювання (у циклах читання показую те, що записав раніше): / / Висновки: на цій лабораторній роботі я проектував та досліджував вузли пам’яті вбудованих систем. А саме проектував і перевіряв роботу регістрових схем: ОЗП; FIFO; FILO.