Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Вивчення інтегрованого середовища автоматизованого проектування Active-HDL фірми Aldec Inc
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
ІКТА
Факультет:
КН
Кафедра:
Кафедра ЕПМС
Інформація про роботу
Рік:
2013
Тип роботи:
Лабораторна робота
Предмет:
Моделювання комп ютерних систем
Частина тексту файла (без зображень, графіків і формул):
Міністерство освіти і науки України
Національний університет “Львівська політехніка”
Кафедра «Електронні обчислювальні машини»
Лабораторна робота №1
“Вивчення інтегрованого середовища автоматизованого проектування Active-HDL фірми Aldec Inc”
з дисципліни:
“ Моделювання комп'ютерних систем ”
Назва та мета виконання лабораторної роботи
Назва: Вивчення інтегрованого середовища автоматизованого проектування Active-HDL фірми Aldec Inc.
Мета: Ознайомитись з принципами автоматизованого проектування ПЛІС за допомогою пакету Active-HDL, вивчити структуру VHDL-проекту, навчитися працювати з засобами управління проектом.
Опис засобів Active-HDL для управління проектами
Структура Active-HDL базується на стандартному GUI-інтерфейсі. Загальний вигляд екрана при роботі з САПР Active-HDL:
/
Головними частинами Active-HDL є:
Design Browse
вікно перегляду проекту, призначене для для відображення інформації про складові елементи (компоненти) проекту: - файли опису пристрою, - використані в проекті бібліотеки, - допоміжні файли проекту, до яких належать макроси та скрипт-файли, файли результатів симуляції роботи пристрою, допоміжні текстові файли, - структуру проекту, - сигнали та змінні, декларовані в проекті.
HDL Editor
редактор HDL-тексту з можливістю відображення заданих синтаксичних конструкцій мови різними кольорами; завдяки інтеграції редактора із симулятором компонент дозволяє виконувати зручне покрокове відлагодження пристрою і швидко виявляти помилки.
Console
вікно призначене для інтерактивного виводу текстової інформації, зокрема повідомленнь середовища; компонент також призначений для вводу команд середовища (Active-HDL commands).
Waveform Editor
редактор, призначений для графічного відображення та редагування результатів симуляції - часових діаграм.
Language Assistant
компонент є зручним засобом, який дозволяє розробнику використовувати бібліотеку шаблонів опису стандартних примітивних конструкцій та функціональних блоків; Language Assistant дозволяє розміщувати вибрані шаблони безпосередньо в редагованому файлі та створювати свої власні шаблони.
State Machine Editor
редактор автоматів з кінцевими станами – графічний інструмент, розроблений для редагування діаграм кінцевого автомата. Редактор реалізує автоматичний перевід графічних примітивів в коди VHDL.
Waveform Viewer
вікно перегляду форми сигнала показує результати моделювання, під дією тестових сигналів. Це дозволяє нам графічно редагувати форму сигнала, щоб створити потрібні вектори.
List
вікно списка, показує результати моделювання, виконані в виведеному на таблиці текстовому форматі. Це дозволє нам прослідкувати за результатами моделювання з точністю до дельти циклу.
Watch
вікно засобів перегляду, показує діюче значення вибраних сигналів і змінних протягом моделювання.
Processes
вікно процесів, показує діюче значення одночасних процесів в розробленому проекті протягом моделювання.
Library Manager
бібліотечний менеджер, розроблений для управління VHDL бібліотеками і їх вмістимим
Design Explorer
досліджувач проекта, спрощує управління Active - VHDL проектами. Він дозволяє не запам’ятовувати фізичну локалізацію файлів проекта.
Script Editor
редактор сценарія - текстовий редактор з вмонтованим відлагоджувач.
Опис структури VHDL-проекту
Структура VHDL проекту, показано в верхній Панелі структури (Struct) складається з двох типів синіх іконок:
/
Прямокутна іконка, представляє блоки, що слідують з попередньої обробки проекту.
Кругла іконка, представляє тимчасові процеси, що слідують з попередньої обробки проекту.
Перелік об'єктів проекту Modulator та їх інтерфейси
SineGenerator ( генератор синусоїдних сигналів ). Інтерфейс цього об'єкта:
3 вхідні порти CLK типу bit, InFreq типу integer, InEnable типу bit,
1 вихідний порт SIN1 типу real.
CosineGenerator ( генератор косинусоїдних сигналів ). Інтерфейс цього об'єкта:
3 вхідні порти CLK типу bit, CosFreq типу integer, CosEnable типу bit, 1 вихідний порт COS1 типу real.
SawGenerator. Інтерфейс цього об'єкта:
3 вхідні порти CLK типу bit, SawFreq типу integer, SawEnable типу bit, 1 вихідний порт SAW1 типу real.
Multiplier (множник). Інтерфейс цього об'єкта: 4 вхідні порти CLK типу bit, IN1 типу real, IN2 типу real, IN3 типу real, 1 вихідний порт OUT1 типу real.
Склад та структура проекту, сформованого в результаті роботи
/
Файл rs_trigger.vhd – RS-тригер.
Файл counter.vhd – Десятковий лічильник.
Перелік об'єктів проекту, сформованого в результаті роботи, та їх інтерфейси
RS-тригер:
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity counter is
port(
CLK : in STD_LOGIC;
RST : in STD_LOGIC;
Q : out STD_LOGIC_VECTOR(0 to 3)
);
end counter;
Десятковий лічильник:
/
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity counter is
port(
CLK : in STD_LOGIC;
RST : in STD_LOGIC;
Q : out STD_LOGIC_VECTOR(0 to 3)
);
end counter;
Висновки
Мова VHDL використовується для проектування та симуляції апаратних засобів і на цій лабораторній роботі я навчився базовим методам застосування її на практиці.
27.05.2014 23:05-
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора