Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Розробка мікропроцесорного тембр блоку
Інформація про навчальний заклад
ВУЗ:
Інші
Інститут:
Не вказано
Факультет:
Не вказано
Кафедра:
Не вказано
Інформація про роботу
Рік:
2024
Тип роботи:
Курсова робота
Предмет:
Периферійні пристрої
Частина тексту файла (без зображень, графіків і формул):
Зміст
Вступ_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _
1. Аналітичний огляд літератури _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _
2. Аналіз вихідних даних та розробка структурної схеми_ _ _ _ _ _ _ _ _ _ _ _ _ _
3. Розробка функціональної схеми_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _
4. Вибір елементної бази _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _
5. Розробка, розрахунок елементів принципової схеми _ _ _ _ _ _ _ _ _ _ _ _ _ _ _
6. Розрахунок потужності споживання _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _
7. Розрахунок надійності_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _
8. Інструкція з експлуатації_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _
Висновки _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ Література _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _
Вступ
Контрольно-вимірювальна техніка є тією сферою, яка дає поштовх для широкого та ефективного впровадження мікропроцесорної техніки. Використання вбудованих у вимірювальне обладнання мікропроцесорів та мікроЕОМ дозволило суттєво покращити такі характеристики пристроїв як точність, надійність, економічність та ін. З’явилась можливість здійснення а автоматизації статичної обробки результатів, розроблені і випускаються «інтелектуальні» пристрої – повністю автоматизовані, які радикально підвищують продуктивність праці і дозволяють розв’язувати цілком нові задачі.
В теперішній час широко використовуються цифрові вимірювальні прилади, які мають переваги в порівнянні з аналоговими електровимірювальними приладами, які мають переваги в порівнянні з аналоговими електровимірювальними приладами. Цифровими називаються прилади, що автоматично виробляють дискретні сигнали вимірювальної інформації, показники яких представлені у цифровій формі. В цифрових приладах у відповідності зі значенням вимірювальної величини утворюється код, а потім у відповідності з кодом вимірювальна величина подається на індикаторному пристрої в цифровій формі.
У зв’язку із широким впровадженням персональних комп’ютерів виникла можливість технічної реалізації таких мікропроцесорних тембр блоків на базі існуючих ПК. Функціональні можливості та технічні характеристики такого приладу визначаються програмою і можуть бути легко видозмінені шляхом переходу до іншої програми.
Вимірювальні генератори і синтезатори частоти – це джерела змінного струму і напруги заданої форми. Частота і напруга вимірювальних генераторів регулюється в заданому діапазоні із заданою точністю. За формою сигналу вимірювальні генератори поділяються на генератори сигналів синусоїдальних, імпульсниз, шумових сигналів спеціальної форми.
Застосування мікропроцесорів, зокрема персональних комп’ютерів дозволяє суттєво розширювати можливості пристроїв. Це дозволяє модернізувати пристрої,
призначені для вимірювання одного параметра сигналу, в багатофункціональні пристрої для вимірювання декількох параметрів сигналу. Функціональні можливості такого пристрою визначаються виконуваною програмою і можуть бути легко видозмінені шляхом переходу до іншої програми.
Використання ПК дозволяє підвищити точність вимірювальних пристроїв за рахунок автоматичної компенсації систематичної похибки, зокрема в автоматичній установці нуля перед початком вимірювання; автоматичного виконання градуйованої операції (самокалібровки), виконування самоконтролю, проведення автоматичної обробки результатів вимірювання, виведення на дисплей інформації про результати процесу вимірювання.
Згідно із завданням на курсове проектування необхідно розробити мікропроцесорний тембр блок, який можна буде застосовувати в персональних комп’ютерах при регулюванні і зміни аудіо сигналу.
1.Аналітичний огляд літератури
Мікропроцесорний тембр блок (цифровий еквалайзер) - це набір активних фільтрів з амплітудами, що налаштовуються на створення форми передатної функції ряду частотних смуг. Коефіцієнти усіх фільтрів, що утворюють еквалайзер, зберігаються в пам'яті сигнального процесора і прочитуються при налаштуванні процесора на пропускання сигналу через відповідний фільтр.
На одному сигнальному процесорі програмно реалізується увесь набір цифрових фільтрів. Вибірки сигналу частково зберігаються в кільцевому буфері процесора і постійно оновлюються.
Обчислення проводяться в реальному масштабі часу, тому швидкодія процесора має бути співвіднесена з частотою дискретизації оброблюваного сигналу.
Цифровий фільтр - це лінійно імпульсна система, що забезпечує перетворення цифрового сигналу відповідно до деякої зумовленою АЧХ або АФЧХ, якщо важлива початкова фаза. Нехай аналоговий безперервний сигнал - є функція часу x(t). Тоді дискретний сигнал x(nT) може бути отриманий шляхом узяття відліків аналогового ситнала в моменти часу 0, T, 2T,.,nT.
Оскільки більшість додатків цифрової обробки сигналів вимагають наявності одночасно АЦП і ЦАП, той широкий розвиток отримали універсальні пристрої, інтегруючі функції кодека і портів введення-виводу на одному кристалі і такі, що забезпечують просте підключення до стандартним DSP -процесорам. Ці пристрої називають аналоговими крайовими пристроями (далі по тексту-AFE - Analog Front End ).
Функціональна схема мікросхеми AD73322 показана на рис.1. Цей прилад є подвійний AFE з двома 16-розрядними АЦП і двома 16-розрядними ЦАП з можливістю роботи з частотою дискретизації 64 кГц. ІС AD73322 розроблена для універсального застосування, включаючи обробку мови і телефонію з використанням сигнал/шум на рівні 77дБ в межах голосової смуги частот.
Канали АЦП і ЦАП мають програмовані коефіцієнти посилення по входу і виходу з діапазонами до 38дБ і 21 дБ відповідно. Вбудоване джерело опорної напруги величиною 2ю7-5.5 В. Його споживана потужність при напрузі живлення 3 В складає 73 мВт.
Рисунок1. Функціональна схема мікросхеми AD73322
Системний інтерфейс – це набір програмних і апаратних можливостей управління DSP, сигнали управління включають:
- Reset - сигнал скидання
- Синхроімпульси
- Входи прапорів
- Сигнали запиту переривання
Reset - зупиняє виконання інструкцій і здійснює апаратне скидання. Після скидання значення усіх регістрів, ВУ і генератора адреси не безперечно.
Синхроімпульси , процесор використовує ТТЛ сумісні імпульси подаються на вхід CLKIN, або кварцевий резонатор включається між входами CLKIN і XTAL.
Програмне завантаження процесора може ініціалізуватися не лише сигналом RESET, але і програмним шляхом. Процесор містить регістр, що управляє, і при установці в нім біта BFORCE і 1 ініціалізувалося програмне завантаження. Під час програмного завантаження усі переривання маскуються.
DSP має 1 або декілька входів для зовнішніх переривань IRQ1 і IRQ0, сюди підключаються сигнали запиту переривань, кожен з який має свій рівень пріоритету.
FI - вхідний прапор, може використовуватися в умовних командах переходу.
FO - може використовуватися для різних цілей як вихідний сигнал, що управляє. Сигнал FO не зачіпається апаратним скиданням. Усі інші прапори встановлюються в 1, при апаратному скиданні.
ADDR - 14 розрядна шина адреси.
DATA - 24 розрядна шина даних.
RW/WR - управління напрямом передачі даних (читання із зовнішньої пам'яті або запис)
Сигнали BMS, PMS, DMS дозволяють вибирати один з 3-х адресних просторів зовнішньої пам'яті доступною процесору.
Процесор має інтерфейс із зовнішньою пам'яттю 3-х видів :
1. Завантажувальна пам'ять, то звідки робиться початкове завантаження програми в процесор. Організована у вигляді сторінок, ділиться на 3-х байтні слова ( 24 розряди). Кожна сторінка має свою завантажувальну адресу, в якій вказаний номер станиці, її довжина, і порядок зчитування слів із сторінки.
2. Пам'ять програм. Процесор адресує до 16 Кбайт 24-х розрядних слів пам'яті програм, з яких 2 Кбайта на кристалі Процесор записує 14 розрядний. Адреса інструкції на шину PMA, інструкція або дані передаються у ВУ по 24 розрядній шині PMD. Якщо одночасно робиться звернення до зовнішньої пам'яті даних і зовнішньої пам'яті програм, то спочатку прочитується інформація з пам'яті програм. Вибір пам'яті програм здійснюється сигналом PMS, а напрям передачі сигналом RW/WR, що управляє. Зовнішня пам'ять програм може бути відсутньою.
3. Пам'ять даних. Процесор адресує 16 Кбайт 16 розрядних слів пам'яті даних, пам'ять даних на кристалі має об'єм 1 Кбайт. Дані переносяться по старших 16 бітам 24 розрядних шини даних. уся пам'ять даних розділена на 5 областей (зовнішня), кожна з цих областей має своє число циклів очікування, встановлюється програмним шляхом. Завдяки цьому різні області адресного простору можуть використовуватися пристроями що мають різну швидкодію.
Використовуючи запит шини BR і сигналу переривання шини BG, процесор може віддавати управління шиною зовнішньому пристрою (HOST інтерфейсу). Вхід BR є асинхронним. Зовнішні пристрої просять шину установкою сигналу BR. Коли цей сигнал розпізнаний, процесор відповідає установкою сигналу BG в наступному циклі, процесор зупиняє свою роботу якщо необхідно і переводить шини адреси і даних, а також сигнали RD/WR, BMS, PMS, DMS в 3-й стан. Після цього управління шиною передається зовнішньому пристрою.
Зовнішній пристрій повертає управління шиною скиданням сигналу BR, процесор відповідає скиданням сигналу BG. Після цього робота процесора поновлюється з тієї миті де вона була призупинена. На рисунку 2 показана система на базі процесора ADSP - 2189M, що використовує повномасштабну модель пам'яті. Вона включає два пристрої, працюючі через послідовні інтерфейси, 8-розрядну EPROM, зовнішню оверлейну пам'ять програм і даних. Можливість програмної генерації циклів очікування дозволяє легко підключати швидкий процесор до повільніших периферійних пристроїв. Процесор ADSP - 2189M також підтримує чотири зовнішні переривання, сім універсальних сигналів введення-виводу і два послідовні порти.
Один з послідовних портів може бути конфігурований як джерело двох додаткових сигналів переривання, один універсальний вхід і один універсальний сигнал виводу, що дасть в сумі шість зовнішніх сигналів переривання, дев'ять каналів введення-виведення загального призначення при збереженні одного повнофункціонального послідовного порту.
Процесор ADSP - 2189M може також працювати в режимі доступу до хост-памяті (host memory mode), який дозволяє організувати доступ по усій ширині зовнішньої шини даних, але обмежує адресацію одним адресним бітом. В режимі host memory mode при використанням зовнішніх апаратних засобів для генерації і фіксації додаткових адресних сигналів.
Рисунок2. Приклад системи на базі ADSP 2189-M
У зв'язку зі швидким розвитком технології змішаної аналогово-цифрової обробки сигналів пристрою на базі DSP з високою мірою інтеграції, що з'являються на ринку нині (наприклад ADSP - 21ESP202), мають окрім DSP -ядра інтегровані АЦП/ЦАП, що знімає проблему організації інтерфейсу між окремими компонентами. Дискретні АЦП і ЦАП тепер оснащуються інтерфейсами, спеціально призначеними для зв'язку з DSP, і тим самим мінімізують або усувають необхідність зовнішньої підтримки інтерфейсу або застосування інтерфейсної логіки.
Високопродуктивні сигма-дельта-АЦП і ЦАП нині випускаються в одному корпусі (таке комбіновані рішення називається КОДЕК або Кодер/Декодер), наприклад, AD73311 і AD73322. Ці пристрої також розроблені з урахуванням мінімальних вимог до інтерфейсної логіки при роботі з найбільш поширеними DSP -процесорами. У справжній главі розглядаються проблеми, пов'язані з передачею і синхронізацією даних при організації різних інтерфейсів.
Підключення АЦП або ЦАП через швидкий паралельний інтерфейс до DSP процесору вимагає розуміння специфіки процесів читання даних DSP - процесором з периферійних пристроїв (АЦП), а також запису даних процесором в периферійні пристрої (ЦАП) при підключенні цих пристроїв в адресний простір пам'яті. Спочатку ми розглянемо деякі основні вимоги до тимчасових параметрів сигналів, використовуваних для читання і запису даних.
Необхідно відмітити, що принципи, представлені тут на прикладі доступу до АЦП і ЦАП, застосовні також при читанні і записі в/із зовнішньої пам'яті.
Блок-схема типового паралельного інтерфейсу DSP - процесора із зовнішнім АЦП показана на рис 11. Ця діаграма сильно спрощена і показує тільки сигнали, використовувані для читання даних із зовнішнього пристрою, підключеного в адресний простір пам'яті. Використання окремого задаючого генератора для АЦП є переважним, оскільки сигнал внутрішнього генератора DSP - процесора може мати високий рівень перешкод і фазовий шум (jitter), який в процесі аналого-цифрового перетворення приведе до збільшення рівня шумів АЦП.
Тактовий імпульс задаючого генератора на вході "старт перетворення" (convert start) АЦП ініціює процес перетворення вхідних даних (крок N 1). По передньому фронту цього імпульсу внутрішня схема вибірки-зберігання АЦП перемикається з режиму вибірки в режим зберігання і таким чином починається процес перетворення. Після виконання перетворення на виході АЦП виставляється строб перетворення виконане (крок N 2). Коли цей сигнал поступає на вхід запиту переривання DSP - процесора (IRQ), починається процес читання даних з АЦП.
Далі процесор виставляє на шині адреса периферійного пристрою, що ініціював запит на переривання (крок N 3). У той же самий час процесор переводить в активний стан сигнал доступу до пам'яті(крок N 4). Дві внутрішні шини адреси в процесорі ADSP - 21XX (шина адреси пам'яті програм і шина адреси пам'яті даних) спільно використовують зовнішню шину адреси, а дві внутрішні шини даних (шина даних пам'яті програм і шина даних пам'яті даних) спільно використовують одну зовнішню шину даних.
Сигнали вибору пам'яті початкового завантаження (BMS), вибору пам'яті даних (DMS), вибору пам'яті програм (PMS) і вибору пам'яті облаштувань введення-виводу (IOMS) вказують, для якої пам'яті в даний момент використовуються зовнішні шини. Ці сигнали зазвичай використовуються для дозволу зовнішнього дешифрування адреси. Вихідний сигнал дешифратора адреси подається на вхід chip select вибору периферійного пристрою.
Сигнал читання пам'яті (memory read, RD) виставляється через проміжок часу tASR після активації сигналу DMS (крок N 6). Щоб повністю використати перевагу високої швидкості DSP процесора, сума часу затримки дешифрування адреси і часу включення периферійного пристрою після подання сигналу вибору (chip select) не повинна перевищувати час tASR. Сигнал читання пам'яті (memory read, RD) залишається активним (низький логічний рівень) впродовж часу tRP.
Цей сигнал використовується для перекладу в активний стан паралельного виходу даних периферійного пристрою (крок N 7). Сигнал RD зазвичай підключається до відповідного виведення периферійного пристрою, що називається сигналом дозволу виходу або читання (output enable або read). Висхідний (задній) фронт сигналу RD використовується для введення даних з шини в DSP - процесор .
Після появи висхідного (заднього) фронту сигналу RD дані на шині повинні утримуватися периферійним пристроєм впродовж часу tRDH, що називається часом утримання даних. Для більшості процесорів сімейства ADSP - 21XX цей час дорівнює нулю.
Рисунок 3. Підключення АЦП.
Основи побудови генераторів синусоїдальних сигналів можна знайти в будь-якому підручнику по радіотехніці. Багато типів генераторів синусоїдальних сигналів будуються за узагальненою схемою, показаної на мал. 1.6. Основою генератора є частотно-вибірковий ланцюг (ИЦ) і підсилювач У, охоплені через ланцюг зворотного зв'язку (ЦОС) зворотнім зв'язком. У якості ИЦ можуть використатися RC-ланцюги, коливальні LC-контури, кварцові й п'єзоелектричні резонатори й т.д.
Рисунок 4. Схема генератора синусоїдальних сигналів
Виборчий ланцюг як чотириполюсник характеризується амплітудно-частотною характеристикою (АЧХ) і фазочастотною характеристикою (ФЧХ), які в нормованому по частоті вигляді показані на рисунку4. Моделювання й теоретичний аналіз показують, що ланцюг при вказаних вище ИЦ описується диференціальним рівнянням другого порядку, яке у випадку лінійності ланцюга має рішення у вигляді стаціонарних, наростаючих або спадаючих по амплітуді синусоїдальних коливань. Це справедливо, якщо швидкість наростання або спаду досить мала. На цьому заснований метод повільно змінюючи амплітуд, широко використовуваний при аналізі генераторів синусоїдальних коливань. Коливання в системі виникають при двох одночасно виконаних умовах: - балансу фаз - на частоті коливань загальне фазове зрушення повинно бути дорівнювати 0 або кратний 2п (це означає, що зворотній зв'язок у системі повинен бути позитивний на частоті генерації); - балансу амплітуд - петлевий коефіцієнт передачі на частоті коливань. 2.Аналіз вихідних даних та розробка структурної схеми
Згідно із завданням, тембр блок , що розробляється повинен мати такі технічні характеристики:
1.Діапазон частот генерації – 1…100МГц.
2.Програмне керування.
3.Індикація частоти генерації
4.Похибка генерації частоти до 1 %.
5.Вихідна напруга до 5 В.
Сьогодні багато чого з імпортної елементної бази перестало бути дефіцитом. Такий тембр блок з мінімум логічних елементів можна зібрати на основі однієї спеціалізованої мікросхеми.
Структурна схема однієї з мікросхем приведена на рисунку 5.
Вихід
Синхроімпульси
Рисунок 5. Структура спеціалізованої ВІС генератора
Вона місить генератор сигналів трикутної форми, формувач керуючого струму до генератора, джерело опорної напруги, перетворювач сигналів трикутної форми в синусоїдальну, формувач прямокутних імпульсів, мультиплексом і підсилювач. Крім того, у її склад входить формувач синхроімпульсів.
Частота генерації визначається ємністю конденсатора підключеного до входу генератора трикутних імпульсів. Крім того, частоту можна змінювати подачею напруги на регулюючий вхід генератора струму.
Подачею керуючих сигналів на керуючі входи мультиплексора забезпечується проходження через нього одного із сигналів синусоїдального, трикутного, імпульсного чи прямокутного. Вихідний підсилювач забезпечує стабільну амплітуду сигналів різної форми при певному струмі навантаження.
Очевидно, що керувати таким тембр блоком найдоцільніше з персонального комп’ютера, підключивши його через до однієї зі стандартних портів .
Таким чином можна, використовуючи частину чи усі вузли мікросхеми AD73322 на її основі можна створити структурну схему тембр блока, яка приведена на рисунку 6.
До її складу такі структурні вузли:
1.Описані вище вузли спеціалізованої ВІС генератора .
2.Системна шина ПК, через яку здійснюється керування синтезатором.
3.Цифро-аналоговий перетворювач, який керується цифровим кодом, пропорційним значенню частоти тембр блоку.
4.Блок ємностей, комутацією яких можна міняти межі частоти генерації.
5.Програмований паралельний адаптер, який керуючись сигналами з системної шини, подає відповідний код на комутатор ємностей.
Перемикання частотних діапазонів, форми вихідної напруги та зміни частоти здійснюється через ЦАП за допомогою ПК і керуючої програми.
Вихід
Рисунок 6. Схема електрична структурна тембр блока
3.Розробка функціональної схеми
Функціональна схема тембр блока розроблена на основі структурної схеми та призначення лінії системного інтерфейса ПК. Вона приведена на рисунку 7.
На сьогоднішній день в ПК застосовуються в основному шина розширення PCI. Ця шина є швидкісною. Для тембр блока, що розробляється швидкодія є визначним фактором.
У комп’ютері XT застосовувалася шина з розрядністю даних 8 біт і адреси 20 біт. У комп’ютерах AT шину розширили до 16 біт даних і 254 біт адреси. У такому вигляді вона і існує і понині як сама поширена шина для периферійних адаптерів. Специфікація шини PCI:
1.Частота шини — 33,33 МГц або 66,66 МГц, передача синхронна;
2.Розрядність шини — 32 або 64 біт, шина мультиплексована (адреси і дані передаються по спільній шині);пікова пропускна здатність для 32-розрядного варіанту, що працює на частоті 33,33 МГц — 133 Мб за секунду;
3.Адресний простір пам'яті — 32 біт (4 байти);
4.Адресний простір портів вводу-виводу — 32 біт (4 байти);
5.Конфігураційний адресний простір (для однієї функції) 256 байтів;
6.Напруга 3,3 або 5 вольт.
Мікропроцесорна система без засобів введення і виведення виявляється марною. Характеристики й обсяги введення і виведення в системі визначаються, у першу чергу, специфікою її застосування — наприклад, у мікропроцесорній системі керування деяким промисловим процесом не потрібно клавіатура і дисплей, тому що майже напевно її дистанційно програмує і контролює головний мікрокомп'ютер (з використанням послідовної лінії RS–232C).
Оскільки дані звичайно представлені на шині мікропроцесора в рівнобіжній формі (байтами, словами), їхній послідовний уведення-виведення виявляється трохи складним. Для послідовного введення буде потрібно засобу перетворення послідовних вхідних даних у рівнобіжні дані, які можна помістити на шину. З іншого боку, для послідовного виведення необхідні засоби перетворення рівнобіжних даних, представлених на шині, у послідовні вихідні дані. У першому випадку перетворення здійснюється регістром зрушення з послідовним входом і рівнобіжним виходом (SIPO), а в другому — регістром зрушення з рівнобіжним входом і послідовним виходом (PISO).
Рисунок 7. Схема електрична функціональна тембр блока
Для з’єднання зовнішнього пристрою з мікропроцесором завжди є шина даних, шина адреси і шина керування.
Призначення шини даних зрозуміло з її назви. Пристрій, що підключається, звичайно має всій буфер даних. Цей буфер відкривається сигналом OE – дозвіл виходу, якщо на шині адреси присутня адреса, що відноситься до діапазону пристрою, що підключається напрямком передачі є напрямок від шини до пристрою, а переключення в зворотну сторону виробляється по сигналі IORD# шини керування.
Таким чином, буфер має право передавати дані на шину (керувати шиною даних) тільки під час дії сигналу читання, що відноситься до зони адрес даного пристрою. Якщо пристрій, що підключається, приписаний до простору пам’яті, то в логіці керування напрямком був би присутній сигнал MEMRD#.
Дешифратор адреси призначений для виявлення зони адрес, що відноситься до пристрою, що підключається. Якщо пристрою потрібно більш однієї адреси, молодші лінії адреси ( у даному прикладі – А0 і А1), використовується для декодування адреси усередині пристрою. Інші лінії надходять на вхід комбінаційних схем, що формує сигнал звертання до пристрою, традиційно названий CS#.
Призначення шини даних зрозуміло з її назви. Пристрій, що підключається, звичайно має всій буфер даних. Цей буфер відкривається сигналом OE – дозвіл виходу, якщо на шині адреси присутня адреса, що відноситься до діапазону пристрою, що підключається напрямком передачі є напрямок від шини до пристрою, а переключення в зворотну сторону виробляється по сигналі IORD# шини керування.
Таким чином підключення мікропроцесора до шини реалізується описаним способом, за виключенням керуючого сигналу та буфера шини даних.
4. Вибір елементної бази
5. Розробка, розрахунок принципової схеми Згідно ТУ на основі огляду аналогічних пристроїв таких як частотні фільтри з нефіксованими налаштуваннями або фільтрами виготовлених на основі транзисторів, ємності та індуктивності я обрав тембр блок з фіксованими налаштуваннями на основі інтегральних мікросхем тому що на відміну від інших тембр блоків даний є найбільш зручним у використанні при компактних розмірах та невеликій і відносно простій схемі що дозволяє легко монтувати чи демонтувати елементи а також легко знаходити несправності.
Основу тембр блоку складає мікросхема типу К176ХА48. Як і лампові фільтри вона забезпечує низький рівень шумів а також високий рівень якості звучання. Мікросхема виконує роль електронного регулятору гучності і тембрів. Включення її типове. Перемінним резистором R-10 регулюють гучність на 8 і 10 виходах, а резистором R-9 баланс між стереоканалами. Перемінні резистори для регулювання НЧ і ВЧ відсутні. Замість них увімкнено прилад управління тембрами на мікросхемах DD1-DD3. Прилад працює наступним чином.
При першому увімкненні лічильник DD1 встановлюється в нульове положення імпульсом напруги створеної R3 i C1. На виводі 3 лічильника буде рівень логічної 1, а на інших рівень логічного 0. Інвертор DD2.3 перейде у стан логічного 0 на 6 виводі. Вмикається світлодіод HL1 який сигналізує про увімкнення режиму 1. На виводах 10 і 9 мультиплексору DD3 будуть рівні логічного 0. Тому входи х (вив.13) і Y (вив.3) будуть з’єднані з входами Х0(вив.12) і Y(вив.1)відповідно.
На вивід 9 мікросхеми DA1 поступить напруга налаштуваннями тембру НЧ зі змінного резистору R11, а на вивід 10 – з резистору R15 напруга налаштуваннями тембру ВЧ. Змінюючи положення цих резисторів , можна підібрати потрібну АЧХ в цьому режимі роботи тембр блоку. Умовно цей режим позначимо як «FLATT».
При натисканні кнопки SB1 високий рівень напруги через подавлювач контактів на інверторах DD2.1 i DD2.2, який являє собою повторювач з ємнісним зворотнім зв’язком через конденсатор С2, потрапить на лічильний вихід лічильника DD1 (вив.14). Лічильник перейде у стан лог.1 на вив.2. Запрацює світлодіод HL2 (режим 2). На діодах VD2-VD5 і резисторах R7 i R8 зібрано перетворювач сигналів з виходів лічильника DD1 в двійковий код для керування мультиплексором DD3. Тому мультиплексор перейде в наступний стан і увімкне до мікросхеми DA1 підстроїчні резистори R12 i R16 які необхідно налаштувати на отримання потрібної АЧХ сигналу на виході.
Умовно цей режим вказано як «Rock», тобто підйом НЧ та ВЧ складових.
При наступних натисканнях кнопки SB будуть послідовно увімкнені пари резисторів R13, R17 та R14, R18, якими в свою чергу, налаштовують інші форми АЧХ. Умовно – це режими «POP» i «JAZZ», про це сигналізують світлодіоди HL3 та HL4 відповідно.
При наступному натисканні кнопки, високий рівень напруги з виводу 10 мікросхеми DD1 поступить через діод VD1 на вивід 15 і поверне лічильник і весь пристрій в стартове положення, в режим „FLATT”. Таким чином чотири режими перемикаються по черзі однією кнопкою, що дозволяє оперативно обрати потрібне темброве забарвлення. Підстроїчними резисторами R11-R14(НЧ) та R15-R18(ВЧ) тембр блок можна налаштувати на потрібну форму АЧХ в кожному режимі. Крім того ці налаштування протягом деякого часу легко замінити. Цей тембр блок займає середнє положення між тембр блоками з плавними змінами налаштувань і з фіксованими, саме тому цей пристрій є універсальним і може бути використаний як з фіксованими так і з плавно регулюючими налаштуваннями. Крім того, він дозволяє керувати гучністю і стерео балансом між каналами. Всі вхідні і вихідні характеристики цього приладу відповідають характеристикам мікросхеми DA1.
Налагодження тембр блоку відбувається згідно з максимальним рівнем сигналу з виходів мікросхеми DA1 з входом подальшого УМЗЧ з допомогою підстроєчних резисторів R19 і R20. Підстроєчними резисторами R11-R14 і R15-R18 налаштовують, як згадувалося раніше, потрібну форму АЧХ в кожному режимі сигналів НЧ і ВЧ відповідно.
Розглянувши параметри даного пристрою можна прийти до висновку що його вихідні параметри порівняно з іншими аналогічними пристроями є цілком прийнятними. Пристрій доволі добре виділяє високі середні і низькі частоти, не знижуючи якості звуку.
Рисунок 7. Електрична-принципова схема мікропроцесорного тембр блоку
РОЗРАХУНКОВА ЧАСТИНА
Схема блоку живлення темброблоку
1. ДАНІ ДЛЯ РОЗРАХУНКУ:
1.1 Напруга на виході стабілізатора
Uвих. = 12.5 В
Uвих. max = 13 В
Uвих. min = 12 В
Рст. вих. = 0,0005
1.2 Напруга на вході стабілізатора
Uвх. = 220 В
Uвх. max = 242 В
Uвх. min = 198 В
Рст. вх = 0,1
1.3 Коефіцієнт стабілізації
Кст = Рст. вх. / Рст. вих. = 0.1/0.0005 = 200
1.4 Пульсації на виході
U~m вих. = 0,006 В
Кп вих. = (U~m вих. / Uвих.)* 100% = (0.006/12.5)* 100% = 0.048 %
1.5 Робоча температура
Тmax = 35ºC
Tmin = 15ºC
∆T = 20ºC
2. РОЗРАХУНОК РЕГУЛЮЮЧОГО ТРАНЗИСТОРА
2.1 Максимальний струм регулюючого транзистора
Ік max = Ін max = 1А
Беремо транзистор КТ814В з параметрами:
Uке = 65 В
Uке min = 3 В
Ін max = 12А
Ік обр. = 0.015 А
Рк доп. = 1.5 Вт
h21е min = 40 при Ік = 1А
Rtк = 1ºС / Вт
Тк max = 80ºC
2.2 Амплітуда на вході стабілізатора
U~m вх. = (0.05÷0.1)*( Uвих. max + Uкэ min) = 0.07*(13 + 3) = 1.12 В
2.3 Мінімальна напруга на вході стабілітрона
Uo min = Uвих. max + Uкэ min + U~m вх. = 13 + 3 + 1.12 = 17.2 В
2.4 Номінальна напруга на вході стабілізатора
Uон = Uo min / (1 - Рст. вх) = 17.2 / (1 - 0.1) = 19 В
2.5 Коефіцієнт згладжування
q = Кп вх. / Кп вих. = 5.9 / 0.048 = 123 < Кст = 200,
де Кп вх. = (U~m вх. / Uон)*100%= (1.12 / 19) * 100% = 5.9%
2.6 Максимальна напруга на вході стабілізатора
Uо max = Uон * (1 + Рст. вх) = 19 * (1 + 0.1) = 20.9 В
2.7 Величина внутрішнього динамічного опору випрямляча
Riв = (0.05÷0.15)* Uон / Ік max = 0.1 * 19 / 1 = 1.9 Ом
2.8 Максимальна напруга на вході стабілізатора (при мінімальному струмі навантаження)
Uо max max = Uо max + Riв *( Ін max – Iн min) = 20.9 + 1.9 *(1 – 0.5) = 21.85В
2.9 Максимальна напруга між колектором та емітером
Uке max = Uо max max - Uвих. min = 21.85 – 12 = 9.85 В
2.10 Максимальна потужність розсіювання на транзисторі
Рк max = Uке max * Ік max = 9.85 * 1 = 9.85 Вт < Рк доп. = 1.5 Вт
2.11 Площа тепловідводу транзистора
Sт = Рк max / Kт *( Тк max - Тmax - Рк max * Rtк) = 9.85 / 0.0016*(80 - 35 - 9.85*1) = 9.85 / 0.0016*35.15 = 9.85 / 0.05624 = 175 мм² = 1.75 см²
2.12 Максимальний струм емітера регулюючого транзистора
Іе max = Ік max + Ік max / h21е min = 1 + 1 / 40 = 1.025 А
2.13 Максимальний струм бази регулюючого транзистора
Іб max = Іе max / h21е min = 1.025 / 40 = 0.0256 А
2.14 Шукаємо транзистор по величині струму
Ік2 = 1.1* Іб max = 1.1 * 0.0256 = 0.2816 А
По струму Ік2 беремо транзистор П601БИ з параметрами
Uке max = 30 В
Ік max = 0.5 А
Рк доп. = 0.5 Вт
h21е min” = 80 при Ік = 0.5А
Іб2 = Іе max / h21е min * h21е min” = 1.025 / 40 * 80 = 0.00032 А < 0.0005 А
2.15 Величина опору автозміщення Rб транзистора П601БИ
ІRб = (1 ÷ 1.5)* Ік обр. = 1.2 * 0.015 = 0.018 А
Rб = Uвих. min / ІRб = 12 / 0.018 = 670 Ом
Потужність на опорі
РRб = (ІRб)² * Rб = (0.018)² * 670 = 0,254 Вт
Беремо опір типу С2-23- 0.5 – 670 Ом
2.16 Потужність на транзисторі П601БИ
Рк2 = Рк max * Ік2 = 9.85 * 0.028 = 0.278 Вт < Рк доп. = 0.5 Вт
3. РОЗРАХУНОК ПРИСТРОЮ ПОРІВНЯННЯ ТА ППС
3.1 Величина постійної напруги
Uоп. < Uвих. min – (2 ÷ 3)В = 12 – 2 = 10 В
Іоп. cт. min > 5 * Ібн = 5 * 0,0004 = 0,002 А
Беремо стабілітрон типу Д810 з параметрами
Uст н = 10 В
Uст min = 9 В
Uст max = 10.5 В
Іст min = 0.002 А
Іст max = 0.026 А
αст 0.058 при Т = -20 ÷ +20ºС
Rдин = 12 Ом при Іст = 0,005 А
3.2 Величина струму та напруги колектора транзистора
Іку ≥ 8 * Ібн = 8 * 0.0004 = 0.0032 A
Uк = Uвих. max - Uст min = 13 – 9 = 4 В
Беремо транзистор МП20А з параметрами:
Uке дод. = 20 В
Ік max = 0.02 A
Pк дод. = 0.15 Вт
h21е min = 50
3.3 Струм бази транзистора ППС
Іб ппс = Іку / h21е min = 0,0032 / 50 = 0,000064 А
3.4 Вхідний опір транзистора ППС
Rвх. ппс = 1 / (25÷35) * Іку = 1 / 25 * 0,0032 = 12,5 Ом
3.5 Величина опору Rг2
Rг2 = Uвих. min - Uст max / Іст min + Іку = 12 – 10.5 / 0.002 + 0.0032 = 290 Ом
Потужність розсіювання на ньому
Рг2 = (Іст min + Іку)² * Rг2 = 0.00002704 * 290 = 0.00784 Вт
Беремо резистор С2-23-0.125-320
3.6 Максимальний струм скрізь стабілітрон
Іст max = ((Uвих. max - Uст min) / Rг2) + Іку = ((13 -9) / 320) + 0.0032 =
= 0.0157А = 15.7 мА < Іст max = 26 мА
3.7 Величина струму у опірному дільнику
Іділ >> Іб ппс = 30 * 0.000064 = 0.002А
3.8 Опір резистивного дільника
Rділ = Uвих. min / Іділ = 12 / 0.002 = 6.25 кОм
3.9 Коефіцієнт зворотного зв’язку дільника
Кз.в. min = Uст min / Uвих. max = 9 / 13 = 0.69
Кз.в. = Uст н / Uвих. = 10 / 12.5 = 0.8
Кз.в. max = Uст max / Uвих. min = 10.5 / 12 = 0.875
3.10 Величина опорів R1 та R3 дільника
R1 ≤ (1 - Кз.в.
24.11.2014 15:11-
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора