Розрахунково-графічна робота (Контрольна робота. Розрахунково - графічна робота з Методи та засоби автоматизованого проектування комп’ютерних систем . Робота № 527131

Перехід до торгівельного партнера Binance

Розрахунково-графічна робота (Контрольна робота

Інформація про навчальний заклад

ВУЗ:

Національний університет Львівська політехніка

Інститут:

Інститут комп’ютерних технологій, автоматики та метрології

Факультет:

Не вказано

Кафедра:

Кафедра СКС

Інформація про роботу

Рік:

2014

Тип роботи:

Розрахунково - графічна робота

Предмет:

Методи та засоби автоматизованого проектування комп’ютерних систем

Завантажити

Частина тексту файла (без зображень, графіків і формул):

Міністерство освіти і науки України Національний університет “Львівська політехніка” Інститут комп’ютерних технологій, автоматики та метрології Кафедра СКС Розрахунково-графічна робота (Контрольна робота) з дисципліни «Методи та засоби автоматизованого проектування комп’ютерних систем» Львів 2014 Мета роботи: Ознайомитися з технологічними процесами і принципами наскрізного проектування друкованих плат та засвоїти методи та засоби розробки та підтримки робочих бібліотек. Завдання: В середовищі пакету P-CAD (або Xilinx) створити власну бібліотеку елементів і на основі цих елементів побудувати схеми електричні принципові модуля формування циклічних контрольних сум та модуля перевірки циклічних контрольних сум та виправлення помилок для вектора інформації, що задається заданим поліномом і провести трасування готового проекту для одношарової, двошарової та чотирьохшарової друкованої плати. Заданий поліном: L(x) = x4+x+1 Тип корпусу бібліотечних елементів: PD16 Теоретичні відомості. При передачі інформації в локальних мережах можливі помилки, тобто спотворення інформації, що передається. Ці помилки необхідно виявляти і виправляти. Контроль правильності передачі інформації може виконуватись як приймачем, так і передавачем. Контроль передавачем на відміну від контролю приймачем не потребує практично ніякого додаткового часу. Але як приймаючий абонент може взнати, чи є помилки в прийнятій інформації? Ідея в полягає наступному: до інформації добавляються додаткові контрольні біти, в які входить в згорнутому вигляді характеристика всіх інформаційних бітів. Вважається, що ймовірність спотворення цих додаткових бітів набагато менша, ніж інформаційних бітів (менша у стільки ж разів, в скільки разів кількість додаткових бітів менша кількості інформаційних бітів). А далі приймач перевіряє відповідність прийнятих інформаційних і контрольних бітів, і на основі цього і робиться висновок про наявність помилок. Потім він повідомляє передавачеві, чи виявив він помилки чи ні, а передавач при необхідності повторює свою передачу. Дуже часто додаткові контрольні біти формуються як циклічна контрольна сума. Її використання викликане прагненням підвищити якість контролю, тобто збільшити ймовірність виявлення помилок. Етапи виконання роботи. Максимальна кількість інформаційних розрядів у повідомленні складає : 2n-n-1. Для 4 розрядної контрольної суми кількість інформаційних розрядів повідомлення дорівнює 24-3-1=11. Схема ділення на поліном L(x) = x4+х2+ x+1 зображена на рис. 4.1. Вхід 0 1 2 Рис.4.1. Послідовність генерування циклічної контрольної суми : На вхід приймача подається інформаційний двійковий код 10111 і закінчення 0000. Початковий стан тригерів передавача - одиничний. Зміна інформації у тригерах передавача показана на рис. 4.2. Вхід 0 1 2 3 Початковий стан тригерів Результат першого зсуву 0 0 0 0 Результат останнього зсуву Інверсія результату – CRC Рис.4.2. Послідовність перевірки контрольних сум та виправлення помилок : 4.4.1 Перевірка при відсутності помилок у векторі інформації 10111, на вхід подається 10111 1010 (рис. 4.3.) Вхід 0 1 2 3 Початковий стан тригерів Результат першого зсуву 1 0 1 0 Результат останнього зсуву Ознака відсутності помилки Рис. 4.3. 4.4.2. Перевірка при наявності помилки в першому розряді у векторі інформації 10111 1010, на вхід подається 00111 1010 (рис. 4.4.) Вхід 0 1 2 3 Початковий стан тригерів Результат першого зсуву 1 0 1 0 Результат останнього зсуву Інверсія Константа помилки Рис. 4.4. 4.4.3. Перевірка при наявності помилки в другому розряді у векторі інформації 10111 1010, на вхід подається 11111 1010 (рис. 4.5.) Вхід 0 1 2 3 1 Початковий стан тригерів 1 Результат першого зсуву 1 1 1 0 0 0 Результат останнього зсуву 0 1 1 1 1 Інверсія 0 1 1 1 1 0 1 1 1 Рис. 4.5. Константа помилки 5.Проектування в середовищі P-CAD. 5.1Створення корпусу(pattern) бібліотечних елементів (рис. 5.1). Рис. 5.1 5.2Створення бібліотечних елементів: 5.2.1.Створення FDR тригера (рис. 5.2). Рис. 5.2. 5.2.2.Створення FDS тригера (рис. 5.3). Рис. 5.3. 5.3.Схема електрична принципова модуля передавача (рис. 5.4). Рис. 5.4. 5.4.Схема електрична принципова модуля приймача (рис. 5.5). Рис. 5.5. 5.5.Схема електрична принципова пристрою (рис. 5.6). Рис. 5.6. 5.6.Звіт з переліком елементів ( Bill of Materials). CCEL Bill of Materials pr2.sch ============================================================ ========== Count ComponentName RefDes PatternName Value Description ------ --------------- --------------- --------------- --------------- --------------- 1 AND1B_COM 14 PT16 1 AND1_COM 1 PT16 1 AND3_COM 11 PT16 2 IDC2X7F P1 IDC14F P2 1 INV_COM 2 PT16 2 MUL_COM 3 PT16 10 1 OR_COM 13 PT16 5 TR_COM 4 PT16 5 6 9 12 2 TS_COM 8 PT16 15 2 XOR_COM 7 PT16 16 5.7.Результати трасування одношарової друкованої плати (рис. 5.7). !!! Варто використовувати Layout Рис. 5.7. 5.8.Результати трасування двошарової друкованої плати (рис. 5.8). Рис. 5.8. 5.9.Результати трасування чотирьохшарової друкованої плати (рис. 5.9). Рис. 5.9. 6. Проектування ПЛІС в Xilinx 6.1.Функціональна схема генератора формування циклічної контрольної суми (рис. 6.1.). Рис. 6.1. 6.2.Функціональна схема генератора виправлення помилок (рис. 6.2.). Рис. 6.2. 6.3.Функціональна схема загального пристрою (рис. 6.3.). Рис. 6.3. 6.4.Часова діаграма симуляції вузла формування циклічної контрольної суми (рис. 6.4). Рис. 6.4. 6.5.Часова діаграма симуляції вузла виправлення помилок для послідовності вектора інформації без помилок (рис. 6.5). Рис. 6.5. 6.6.Часова діаграма симуляції вузла виправлення помилок для послідовності вектора інформації з помилкою в першому розряді (рис. 6.6). Рис. 6.6. 6.7.Часова діаграма симуляції вузла виправлення помилок для послідовності вектора інформації з помилкою в першому розряді (рис. 6.7). Рис. 6.7. 6.8.Текст файла симуляції передавача. delete_signals restart set_mode functional |set_mode timing |step 10ns |clock clk 1 0 AFTER 0ns DO (assign RESET 1\h;assign DATA_CRC 1\h;assign SEL 1\h;assign CRC_ERR 0\h;assign ERROR 0\h;assign D_IN 0\h) AFTER 10ns DO (assign RESET 0\h) AFTER 15ns DO (assign D_IN 1\h) AFTER 25ns DO (assign D_IN 0\h) AFTER 35ns DO (assign D_IN 1\h) AFTER 45ns DO (assign D_IN 0\h) AFTER 55ns DO (assign D_IN 0\h) AFTER 65ns DO (assign D_IN 0\h) AFTER 75ns DO (assign D_IN 0\h;assign DATA_CRC 0\h) AFTER 105ns DO (assign RESET 1\h) AFTER 115ns DO (assign RESET 0\h) wfm clk @0ns=0 (5ns=1 5ns=0 )*12 watch RESET SEL CRC_ERR ERROR DATA_CRC D_IN D_OUT CLK sim 120ns 6.9.Текст файла симуляції приймача. elete_signals restart set_mode functional |set_mode timing |step 10ns |clock clk 1 0 AFTER 0ns DO (assign RESET 1\h;assign SEL 0\h;assign DATA_CRC 0\h;assign CRC_ERR 1\h;assign D_IN 0\h) AFTER 10ns DO (assign RESET 0\h;assign D_IN 1\h) AFTER 20ns DO (assign D_IN 0\h) AFTER 30ns DO (assign D_IN 1\h) AFTER 40ns DO (assign D_IN 0\h) AFTER 50ns DO (assign D_IN 0\h) AFTER 60ns DO (assign D_IN 0\h) AFTER 70ns DO (assign D_IN 1\h) AFTER 75ns DO (assign CRC_ERR 0\h) AFTER 80ns DO (assign D_IN 0\h) AFTER 95ns DO (assign CRC_ERR 1\h) AFTER 125ns DO (assign DATA_CRC 1\h) AFTER 155ns DO (assign DATA_CRC 0\h) AFTER 155ns DO (assign RESET 1\h) AFTER 165ns DO (assign RESET 0\h) wfm clk @0ns=0 (5ns=1 5ns=0 )*18 watch RESET SEL CRC_ERR DATA_CRC D_IN D_OUT ERROR CLK sim 180n6.10.Звіт результатів автоматичного розміщення і трасування(Place & Route Report ). Device utilization summary: Number of External IOBs 8 out of 192 4% Flops: 0 Latches: 0 Number of CLBs 12 out of 576 2% Total Latches: 0 out of 1152 0% Total CLB Flops: 20 out of 1152 1% 4 input LUTs: 23 out of 1152 1% 3 input LUTs: 3 out of 576 1% Number of BUFGLSs 1 out of 8 12% 6.11.Звіт результатів розведення вхідних, вихідних сигналів по контактам ПЛІС (Pad Report ). ilinx PAD Specification File ***************************** Input file: map.ncd Output file: roz2.ncd Part type: xc4013xla Speed grade: -07 Package: bg256 Pinout by Pin Name: +------------------------------------------------+-----------+--------------+ | Pin Name | Direction | Pin Number | +------------------------------------------------+-----------+--------------+ | CLK | INPUT | B1 | | CRC_ERR | INPUT | C7 | | DATA_CRC | INPUT | C6 | | D_IN | INPUT | A6 | | D_OUT | OUTPUT | A5 | | ERROR | OUTPUT | D9 | | RESET | INPUT | B6 | | SEL | INPUT | B8 | +------------------------------------------------+-----------+--------------+ 6.12.Звіт результатів оцінки часових параметрів розробленої ПЛІС (Post Layout Timing Report). Xilinx TRACE, Version D.19 Copyright (c) 1995-2000 Xilinx, Inc. All rights reserved. trce roz2.ncd roz2.pcf -e 3 -o roz2.twr Design file: roz2.ncd Physical constraint file: roz2.pcf Device,speed: xc4013xla,-07 (PRELIMINARY 1.15 2000-05-03) Report level: error report -------------------------------------------------------------------------------- WARNING:Timing:2491 - No timing constraints found, doing default enumeration. ============================================================ ==================== Timing constraint: Default period analysis 87 items analyzed, 0 timing errors detected. Minimum period is 5.522ns. Maximum delay is 10.775ns. -------------------------------------------------------------------------------- ============================================================ ==================== Timing constraint: Default net enumeration 30 items analyzed, 0 timing errors detected. Maximum net delay is 4.112ns. -------------------------------------------------------------------------------- All constraints were met. Data Sheet report: ----------------- All values displayed in nanoseconds (ns) Setup/Hold to clock CLK ---------------+------------+------------+ | Setup to | Hold to | Source Pad | clk (edge) | clk (edge) | ---------------+------------+------------+ CRC_ERR | -1.163(R)| 2.344(R)| DATA_CRC | -1.608(R)| 2.222(R)| D_IN | -0.201(R)| 1.815(R)| RESET | 1.334(R)| 1.433(R)| ---------------+------------+------------+ Clock CLK to Pad ---------------+------------+ | clk (edge) | Destination Pad| to PAD | ---------------+------------+ D_OUT | 15.002(R)| ERROR | 12.866(R)| ---------------+------------+ Clock to Setup on destination clock CLK ---------------+---------+---------+---------+---------+ | Src/Dest| Src/Dest| Src/Dest| Src/Dest| Source Clock |Rise/Rise|Fall/Rise|Rise/Fall|Fall/Fall| ---------------+---------+---------+---------+---------+ CLK | 3.531| | | | ---------------+---------+---------+---------+---------+ Timing summary: --------------- Timing errors: 0 Score: 0 Constraints cover 87 paths, 30 nets, and 79 connections (100.0% coverage) Design statistics: Minimum period: 5.522ns (Maximum frequency: 181.094MHz) Maximum combinational path delay: 10.775ns Maximum net delay: 4.112ns Висновок: В процесі виконання даної контрольної роботи було проведено ознайомлення з з технологічним процесом і принципами схемотехнічного проектування цифрових вузлів на програмованих логічних інтегральних схемах (ПЛІС), а також засвоєно методи і засоби моделювання та розробки топології кристала ПЛІС. СПИСОК ВИКОРИСТАНОЇ ЛІТЕРАТУРИ The Programmable Logic Data Book 1998. Xilinx, Inc. The Programmable Logic Data Book 1999. Xilinx, Inc. The Programmable Logic Data Book 2000. Xilinx, Inc. Методичні вказівки до лабораторних робіт “Проектування друкованих плат” з дисципліни “Методи та засоби автоматизованого проектування комп’ютерних систем” для студентів спеціальності 7.091503 “Спеціалізовані комп’ютерні системи”. / Укл. В. С. Глухов. Львів: НУ “ЛП”, 2002. - 45с. Методичні вказівки до лабораторних робіт “Створення схем електричних принципових” з дисципліни “Методи та засоби автоматизованого проектування комп’ютерних систем” для студентів спеціальності 7.091503 “Спеціалізовані комп’ютерні системи”. / Укл. В. С. Глухов. Львів: НУ “ЛП”, 2002. - 17с.

Розрахунково - графічна робота Методи та засоби автоматизованого проектування комп’ютерних систем

avenger

24.05.2015 16:05-

Коментарі

Ви не можете залишити коментар. Для цього, будь ласка, або зареєструйтесь.

Ділись своїми роботами та отримуй миттєві бонуси!

Маєш корисні навчальні матеріали, які припадають пилом на твоєму комп'ютері? Розрахункові, лабораторні, практичні чи контрольні роботи — завантажуй їх прямо зараз і одразу отримуй бали на свій рахунок! Заархівуй всі файли в один .zip (до 100 МБ) або завантажуй кожен файл окремо. Внесок у спільноту – це легкий спосіб допомогти іншим та отримати додаткові можливості на сайті. Твої старі роботи можуть приносити тобі нові нагороди!

поділитись