Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
МОДЕЛЮВАННЯ ТРИГЕРНИХ ПРИСТРОЇВ ЗАСОБАМИ СИСТЕМИ ELECTRONICS WORKBENCH
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
ІКНІ
Факультет:
КН
Кафедра:
Кафедра САПР
Інформація про роботу
Рік:
2015
Тип роботи:
Звіт про виконання лабораторної роботи
Предмет:
Комп’ютерна схемотехніка
Частина тексту файла (без зображень, графіків і формул):
МІНІСТЕРСТВО ОСВІТИ ТА НАУКИ
НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ «ЛЬВІВСЬКА ПОЛІТЕХНІКА»
/
Кафедра САПР
Звіт
про виконання лабораторної роботи №4
з курсу «Комп’ютерна схемотехніка та архітектура комп’ютерів»
на тему «МОДЕЛЮВАННЯ ТРИГЕРНИХ ПРИСТРОЇВ
ЗАСОБАМИ СИСТЕМИ ELECTRONICS WORKBENCH»
Тема роботи
Моделювання тригерних пристроїв засобами системи Electronics Workbench.
Мета роботи
Вивчити призначення, принципи роботи та будови різних типів тригерів. Набути практичних навиків при дослідженні роботи тригерних пристроїв з бібліотеки EWB.
Завдання (варіант №20)
Зібрати схему заданого тригера та порівняти його роботу із аналогічним тригером бібліотеки Workbench. Навести талицю істиності зібраних схем. Показати часову діаграму роботи тригера для вказаного у варіанті числа. Число перевести у двійкову систему числення та представити машинним словом. У результатах роботи тригера повинні пройняти участь усі 16 бітів числа (починаючи з «0»-ого) послідовно подані на інформаційні входи тригера.
Універсальний JK-тригер на елементах І-НІ.
Число
1020
(10)
.
Короткі теоретичні відомості
Зберігання та запам’ятовування елементарної порції інформації виконується для одного біта. Електронна схема, яка запам’ятовує один біт інформації, називається тригером. Тригери – пристрої, що мають два стійких стани 1 і 0.
Отже, тригер може бути коміркою пам’яті для одного двійкового розряду, тобто біту інформації. Використання тригерів дозволяє реалізовувати пристрої оперативної пам'яті (тобто пам'яті, інформація в якій зберігається тільки на час обчислень). Однак тригери можуть використовуватись й для побудови деяких цифрових пристроїв з пам'яттю, таких як лічильники, перетворювачі послідовного коду в паралельний або цифрові лінії затримки.
Логічні рівні, які подаються на один з входів елемента електронної схеми, однозначно задають логічний рівень на його виході незалежно від рівнів на інших входах, називають активними логічними рівнями. Пасивні логічні рівні логічно відключаються на входах елемента, так як не визначають рівень на виході елемента внаслідок дії активного логічного рівня на одному з входів елемента.
Розглянемо різні типи тригерів та вплив активних логічних рівнів на їх вводах в контексті розвитку складності їх будови на основі логічних елементів. Для розуміння процесів, які відбуваються в тригерах, почнемо розгляд зі схеми асинхронного однотактного RS –тригера.
Асинхронний RS-тригер
Основним тригером, на якому базуються всі інші типи тригерів являється RS-тригер. RS-тригер має два логічних входи:
R - установлення 0 (від слова reset);
S - установлення 1 (від слова set).
RS-тригер має два виходи:
Q - прямий;
Q- обернений (інверсний).
Стан тригера визначається станом прямого виходу. Найпростіший RS-тригер складається із двох логічних елементів, охоплених перехресним позитивним зворотним зв'язком (рисунок 2.1).
/
Рисунок 2.1 - Схема простого RS- тригера
Розглянемо роботу RS-тригера. Нехай R=0, S=1. Нижній логічний елемент виконує логічну функцію АБО-НІ, тобто 1 на будь-якому його вході приводить до того, що на його виході буде логічний нуль. На виході Q буде 1 (Q=1), тому що на обидва входи верхнього елемента подані нулі (один нуль - із входу R, інший - з виходу ). Тригер перебуває в одиничному стані. Якщо тепер забрати сигнал установлення S (R=0, S=0), на виході ситуація не зміниться, тому що незважаючи на те, що на нижній вхід нижнього логічного елемента буде надходити 0, на його верхній вхід надходить 1 з виходу верхнього логічного елемента. Тригер буде перебувати в одиничному стані, поки на вхід R не надійде сигнал скидання. Нехай тепер R=1, S=0, тоді Q=0. Тригер перемкнувся в "0". Якщо після цього забрати сигнал скидання (R=0, S=0), то однаково тригер не змінить свого стану.
Для опису роботи тригера використають таблицю станів (переходів)(табл. 2.1).
Позначимо:
Q(t) - стан тригера до надходження керуючих сигналів (зміни на входах R й S);
Q(t+1) - стан тригера після зміни на входах R й S.
Табл. 2.1 - Таблиця переходів RS тригера в базисі АБО-НІ
R
S
Q(t)
Q(t+1)
Пояснення
0
0
0
0
Режим зберігання інформації R=S=0
0
0
1
1
0
1
0
1
Режим установлення одиниці S=1
0
1
1
1
1
0
0
0
Режим установлення нуля R=1
1
0
1
0
1
1
0
*
R=S=1 заборонена комбінація
1
1
1
*
RS-тригер можно побудувати на елементах "І-НІ" (рис.2.2).
/
Рисунок 2.2 - Схема RS-триггера, побудована на схемах "І-НІ"
Входи R й S інверсні (активний рівень "0"). Перехід (перемикання) цього тригера з одного стану в інший відбувається при установленні на одному із входів "0". Комбінація R=S=0 є забороненою. Таблиця переходів RS тригера в базисі І-НІ зображена в табл.2.2
Табл. 2.2 - Таблиця переходів RS тригера в базисі І-НІ
R
S
Q(t)
Q(t+1)
Пояснення
0
0
0
*
R=S=0 заборонена комбінація
0
0
1
*
0
1
0
0
Режим установлення нуля R=0
0
1
1
0
1
0
0
1
Режим установлення одиниці S=0
1
0
1
1
1
1
0
0
Режим зберігання інформації R=S=0
1
1
1
1
Синхронний RS-тригер
Схема RS-тригера дозволяє запам'ятовувати стан логічної схеми, але тому що при зміні вхідних сигналів може виникати перехідний процес (у цифрових схемах цей процес називається "небезпечні перегони"), то запам'ятовувати стан логічної схеми потрібно тільки в певні моменти часу, коли всі перехідні процеси закінчені, і сигнал на виході комбінаційної схеми відповідатиме своїй функції. Це означає, що більшість цифрових схем вимагають сигналу синхронізації (тактового сигналу). Всі перехідні процеси в комбінаційній логічній схемі повинні закінчитися за час періоду синхросигналу , який подається на входи тригерів. Тригери, що запам'ятовують вхідні сигнали тільки в момент часу, обумовлений сигналом синхронізації, називаються синхронними. Принципова схема синхронного RS - тригера наведена на рис. 2.3 таблиця переходів в табл.2.3.
/
Рис. 2.3 - Схема синхронного RS-триггера
Таблиця 2.3 - Таблиця переходів синхронного RS-тригера
R
S
C
Q(t)
Q(t+1)
Пояснення
0
0
1
0
0
Режим зберігання інформації R = S = 0
0
0
1
1
1
0
1
1
0
1
Режим установлення одиниці
S =1
0
1
1
1
1
1
0
1
0
0
Режим установлення нуля
R=1
1
0
1
1
0
1
1
1
0
*
R = S = 1
заборонена комбінація
1
1
1
1
*
У таблиці 2.3. під сигналом С (Clock) мається на увазі синхроімпульс. Без синхроімпульсу синхронний RS тригер зберігає свій попередній стан.
Схема двохтактного RS-тригер зображений на рис.2.4.
/
Рис.2.4. Схема двохтактного RS-тригера
D - тригер
D-тригер має один інформаційний вхід (D-вхід, delay)(рис.2.5). Бувають тільки синхронні D-тригери. Стан інформаційного входу передається на вихід під дією синхроімпульсу (вхід С).
/
Рис. 2.5 - Схема D-тригера на основі синхронного RS-тригера
Таблиця переходів D-тригера на основі синхронного RS-тригера зображена в табл. 2.4.
Табл. 2.4 - Таблиця переходів D-тригера
C
D
Q(t)
Q(t+1)
Пояснення
0
*
0
0
Режим зберігання інформації
0
*
1
1
1
0
*
0
Режим запису інформації
1
1
*
1
Якщо на вході D -"1", то по приходу синхроімпульсу Q=1, а якщо на D "0", то Q = 0.
Лічильний тригер (Т-тригер)
Т-тригер має один лічильний інформаційний вхід (рис.2.6). Тригер перемикається щораз у протилежний стан, коли на вхід Т надходить керуючий сигнал. Таблиця станів Т-тригера відображена в табл..2.5
Рис.2.6.Схема Т-тригера
Табл. 2.5 - Таблиця переходів Т тригера
T
Q(t)
Q(t+1)
0
0
0
0
1
1
1
0
1
1
1
0
Реалізація Т тригера на основі D-тригера зображена на рис.2.7.
/
Рис. 2.7 Схема T- тригера на основі D- тригера
Універсальний тригер (JK-тригер)
Такий тригер має інформаційні входи J і К, які за своїм впливом аналогічні входам S і R тактуючого RS-тригера:
при J=1, K=0 тригер за тактовим імпульсом С встановлюється в стан Q=1;
при J= 0, К=1 - переключається в стан Q=0;
при J=K=0 - зберігає раніше прийняту інформацію.
На відміну від синхронного RS-тригера одночасна наявність логічних 1 на інформаційних входах не являється для JK-тригера забороненою комбінацією і приводить тригер в протилежний стан. Схема JK-тригера представлена на рис.2.8, таблиця переходів відображена в табл.2.6.
/
Рис. 2.8 - Схема JK тригера на основі синхронного RS тригера
Табл. 2.6 - Таблиця переходів JK тригера
K
J
C
Q(t)
Q(t+1)
0
0
1
0
0
0
0
1
1
1
0
1
1
0
1
0
1
1
1
1
1
0
1
0
0
1
0
1
1
0
1
1
1
0
1
1
1
1
1
0
Схема двохтактного JK-тригера представлена на рис.2.9.
/ Рис.2.9 Схема двохтактного JK-тригера
Хід виконання роботи
1)Переведення числа в двійкову систему числення:
/
2)Таблиця істинності:
Побудува JK-тригерa на елементах І-НІ у середовищі Electronics Workbench. Порівняння його роботи з роботою аналогічного бібліотечного тригера.
/
Висновок
Згідно з показами логічного аналізатора, сигнали на вході відповідають передбаченним, за винятком невеликої затримки на початку, що свідчить про наявність перехідних процесів у схемі.
23.05.2016 20:05-
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора