Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!
Вивчення інтегрованого середовища автоматизованого проектування Active-HDL фірми Aldec Inc
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Інститут комп’ютерних технологій, автоматики та метрології
Факультет:
РТ
Кафедра:
Не вказано
Інформація про роботу
Рік:
2015
Тип роботи:
Лабораторна робота
Предмет:
Моделювання комп ютерних систем
Частина тексту файла (без зображень, графіків і формул):
МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ
НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ «ЛЬВІВСЬКА ПОЛІТЕХНІКА»
ІНСТИТУТ КОМП’ЮТЕРНИХ ТЕХНОЛОГІЙ, АВТОМАТИКИ ТА МЕТРОЛОГІЇ
/
ЛАБОРАТОРНА РОБОТА №1
З ПРЕДМЕТУ «Моделювання комп’ютерних систем»
На тему: «Вивчення інтегрованого середовища автоматизованого проектування Active-HDL фірми Aldec Inc»
Львів – 2015 р.
Мета:
Ознайомитись з принципами автоматизованого проектування ПЛІС за допомогою пакету Active-HDL, вивчити структуру VHDL-проекту, навчитися працювати з засобами управління проектом.
Головними частинами Active-HDL для керування проектом є:
Design Browse
вікно перегляду проекту, призначене для для відображення інформації про складові елементи (компоненти) проекту:
- файли опису пристрою,
- використані в проекті бібліотеки,
- допоміжні файли проекту, до яких належать макроси та скрипт-файли, файли результатів симуляції роботи пристрою, допоміжні текстові файли,
- структуру проекту,
- сигнали та змінні, декларовані в проекті.
HDL Editor
редактор HDL-тексту з можливістю відображення заданих синтаксичних конструкцій мови різними кольорами; завдяки інтеграції редактора із симулятором компонент дозволяє виконувати зручне покрокове відлагодження пристрою і швидко виявляти помилки.
Console
вікно призначене для інтерактивного виводу текстової інформації, зокрема повідомленнь середовища; компонент також призначений для вводу команд середовища (Active-HDL commands).
Waveform Editor
редактор, призначений для графічного відображення та редагування результатів симуляції - часових діаграм.
Language Assistant
компонент є зручним засобом, який дозволяє розробнику використовувати бібліотеку шаблонів опису стандартних примітивних конструкцій та функціональних блоків; Language Assistant дозволяє розміщувати вибрані шаблони безпосередньо в редагованому файлі та створювати свої власні шаблони.
Опис структури проекту VHDL.
Кожен каталог проектів містить підкаталоги SRC і GENERIC, а також файли опису проектів, які мають те ж саме ім'я як і назва проекту, тільки з розширенням .ADF
Підкаталог SRC містить вихідні файли VHDL або файли діаграм з розширенням VHD або .ASF.
Підкаталог GENERIC містить файл робочої області вікна з .WSP розширенням і робочою бібліотекою проектів з .VLB розширенням. Обидва мають такуж саму назву як і ім'я проекту. Підкаталог GENERIC також містить низку робочих файлів, які використовуються в процесі синтезу і моделювання.
Конфігурація проекту і його стан описані в наступних файлах:
* .ADF - Файл опису проекту, що містить інформацію щодо структури проекту: вихідні файли і бібліотеки, які формують проект
* .WSP - Файл робочої області вікна, що містить дані щодо поточного стану проекту. Він завжди відновлює всі параметри після закриття проекту і повторного його відкриття. Поточний статус містить інформацію про те які файли були відкриті, і в якому місці тексту розташований курсор які закладки були обрані, які вікна відкриті і т.д.
Також присутній файл з розширенням .BDE в якому зберігається безпосередньо схема описуваного пристрою.
Перелік об'єктів проекту Modulator та їх інтерфейси.
SineGenerator.vhd
entity SineGenerator is
port (
CLK: in bit;
SinEnable: in bit;
SinFreq: integer;
SIN1: out real :=0.0
);
end SineGenerator;
CosineGenerator.vhd
entity CosineGenerator is
port (
CLK: in bit;
CosEnable: in bit;
CosFreq: in integer;
COS1: out real :=0.0
);
end CosineGenerator;
sawgenerator.vhd
entity SawGenerator is
port (
CLK: in bit;
SawEnable: in bit;
SawFreq: integer;
SAW1: out real :=0.0
);
end SawGenerator;
multiplier.vhd
entity Multiplier is
port (
clk: in bit;
IN1: in real;
IN2: in real;
IN3: in real;
OUT1: out real :=0.0
);
end Multiplier;
Вихідний пакет файлів складається з файлу проекту .AWS і решти допоміжних файлів які містяться в директорії де збережений проект.
Перелік об’єктів сформованих в результаті роботи та їх інтерфейси.
ТРИГЕР .
library IEEE;
use IEEE.std_logic_1164.all;
entity RS is
port (R: in std_logic;
S: in std_logic;
Q: out std_logic;
NQ: out std_logic);
end entity;
architecture RS of RS is
begin
Q<='1' when S='1' else '0' while R='1' and S='0';
end architecture;
схема тригера
/
Лічильника
Counter.vhd
entity Counter is
port(
CLK : in STD_LOGIC;
RST : in STD_LOGIC;
Q : out STD_LOGIC_VECTOR(3 downto 0)
);
/
Висновок: Вданій лабораторній роботі я навчився створювати проекти в середовищі Active-HDL, а також вивчив саму структуру VHDL-проекту, як наслідок навчився працювати з засобами управління проектом за допомогою яких і виконав лабараторну роботу .
22.10.2017 22:10-
Ділись своїми роботами та отримуй миттєві бонуси!
0%
Оголошення від адміністратора